src/cpu/via/car/cache_as_ram.inc

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
   5  * Copyright (C) 2005 Eswar Nallusamy, LANL
   6  * Copyright (C) 2005 Tyan
   7  * (Written by Yinghai Lu <yhlu@tyan.com> for Tyan)
   8  * Copyright (C) 2007 coresystems GmbH
   9  * (Written by Stefan Reinauer <stepan@coresystems.de> for coresystems GmbH)
  10  * Copyright (C) 2007,2008 Carl-Daniel Hailfinger
  11  * Copyright (C) 2008 VIA Technologies, Inc.
  12  * (Written by Jason Zhao <jasonzhao@viatech.com.cn> for VIA)
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; version 2 of the License.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  26  */
  27
  28 #define CacheSize CONFIG_DCACHE_RAM_SIZE
  29 #define CacheBase CONFIG_DCACHE_RAM_BASE
  30
  31 #include <cpu/x86/stack.h>
  32 #include <cpu/x86/mtrr.h>
  33
  34         /* Save the BIST result */
  35         movl    %eax, %ebp
  36
  37 CacheAsRam:
  38
  39         /* disable cache */
  40         movl    %cr0, %eax
  41         orl     $(0x1<<30),%eax
  42         movl    %eax,%cr0
  43         invd
  44
  45         /* Set the default memory type and enable fixed and variable MTRRs */
  46         movl    $MTRRdefType_MSR, %ecx
  47         xorl    %edx, %edx
  48         /* Enable Variable and Fixed MTRRs */
  49         movl    $0x00000c00, %eax
  50         wrmsr
  51
  52         /* Clear all MTRRs */
  53         xorl    %edx, %edx
  54         movl    $fixed_mtrr_msr, %esi
  55
  56 clear_fixed_var_mtrr:
  57         lodsl   (%esi), %eax
  58         testl   %eax, %eax
  59         jz      clear_fixed_var_mtrr_out
  60
  61         movl    %eax, %ecx
  62         xorl    %eax, %eax
  63         wrmsr
  64
  65         jmp     clear_fixed_var_mtrr
  66
  67 fixed_mtrr_msr:
  68         .long   0x250, 0x258, 0x259
  69         .long   0x268, 0x269, 0x26A
  70         .long   0x26B, 0x26C, 0x26D
  71         .long   0x26E, 0x26F
  72
  73 var_mtrr_msr:
  74         .long   0x200, 0x201, 0x202, 0x203
  75         .long   0x204, 0x205, 0x206, 0x207
  76         .long   0x208, 0x209, 0x20A, 0x20B
  77         .long   0x20C, 0x20D, 0x20E, 0x20F
  78         .long   0x000 /* NULL, end of table */
  79
  80 clear_fixed_var_mtrr_out:
  81         /* MTRRPhysBase */
  82         movl    $0x200, %ecx
  83         xorl    %edx, %edx
  84         movl    $(CacheBase|MTRR_TYPE_WRBACK),%eax
  85         wrmsr
  86
  87         /* MTRRPhysMask */
  88         movl    $0x201, %ecx
  89         /* This assumes we never access addresses above 2^36 in CAR. */
  90         movl    $0x0000000f,%edx
  91         movl    $(~(CacheSize-1)|0x800),%eax
  92         wrmsr
  93
  94         /* enable write base caching so we can do execute in place
  95          * on the flash rom.
  96          */
  97         /* MTRRPhysBase */
  98         movl    $0x202, %ecx
  99         xorl    %edx, %edx
 100 #if defined(CONFIG_TINY_BOOTBLOCK) && CONFIG_TINY_BOOTBLOCK
 101 #define REAL_XIP_ROM_BASE AUTO_XIP_ROM_BASE
 102 #else
 103 #define REAL_XIP_ROM_BASE CONFIG_XIP_ROM_BASE
 104 #endif
 105         movl    $REAL_XIP_ROM_BASE, %eax
 106         orl     $MTRR_TYPE_WRBACK, %eax
 107         wrmsr
 108
 109         /* MTRRPhysMask */
 110         movl    $0x203, %ecx
 111         movl    $0x0000000f, %edx
 112         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | 0x800), %eax
 113         wrmsr
 114
 115         movl    $MTRRdefType_MSR, %ecx
 116         xorl    %edx, %edx
 117         /* Enable Variable and Fixed MTRRs */
 118         movl    $0x00000800, %eax
 119         wrmsr
 120
 121         movl    %cr0, %eax
 122         andl    $0x9fffffff, %eax
 123         movl    %eax, %cr0
 124
 125         /* Read the range with lodsl*/
 126         cld
 127         movl    $CacheBase, %esi
 128         movl    %esi, %edi
 129         movl    $(CacheSize>>2), %ecx
 130         rep     lodsl
 131
 132         movl    $CacheBase, %esi
 133         movl    %esi, %edi
 134         movl    $(CacheSize >> 2), %ecx
 135
 136         /* 0x5c5c5c5c is a memory test pattern.
 137          * TODO: Check if everything works with the zero pattern as well. */
 138         /*xorl  %eax, %eax*/
 139         xorl    $0x5c5c5c5c,%eax
 140         rep     stosl
 141
 142 #ifdef CARTEST
 143         movl    REAL_XIP_ROM_BASE, %esi
 144         movl    %esi, %edi
 145         movl    $(CONFIG_XIP_ROM_SIZE>>2), %ecx
 146         rep     lodsl
 147 #endif
 148
 149         /* The key point of this CAR code is C7 cache does not turn into
 150          * "no fill" mode, which is not compatible with general CAR code.
 151          */
 152
 153         movl    $(CacheBase + CacheSize - 4), %eax
 154         movl    %eax, %esp
 155
 156 #ifdef CARTEST
 157 testok:
 158         post_code(0x40)
 159         xorl    %edx, %edx
 160         xorl    %eax, %eax
 161         movl    $0x5c5c,%edx
 162         pushl %edx
 163         pushl %edx
 164         pushl %edx
 165         pushl %edx
 166         pushl %edx
 167         popl    %esi
 168         popl    %esi
 169         popl    %eax
 170         popl    %eax
 171         popl    %eax
 172         cmpl %edx,%eax
 173         jne stackerr
 174 #endif
 175
 176         /* Restore the BIST result */
 177         movl    %ebp, %eax
 178
 179         /* We need to set ebp ? No need */
 180         movl    %esp, %ebp
 181         pushl   %eax  /* bist */
 182         call    main
 183
 184         /*
 185          * TODO: Backup stack in CACHE_AS_RAM into MMX and SSE and after we
 186          *       get STACK up, we restore that. It is only needed if we
 187          *       want to go back.
 188          */
 189
 190         /* We don't need cache as ram for now on */
 191         /* disable cache */
 192         movl    %cr0, %eax
 193         orl    $(0x1<<30),%eax
 194         movl    %eax, %cr0
 195
 196
 197         /* Set the default memory type and disable fixed and enable variable MTRRs */
 198         movl    $0x2ff, %ecx
 199         //movl    $MTRRdefType_MSR, %ecx
 200         xorl    %edx, %edx
 201
 202         /* Enable Variable and Disable Fixed MTRRs */
 203         movl    $0x00000800, %eax
 204         wrmsr
 205
 206         /* enable caching for first 1M using variable mtrr */
 207         movl    $0x200, %ecx
 208         xorl    %edx, %edx
 209         movl     $(0 | 6), %eax
 210         //movl     $(0 | MTRR_TYPE_WRBACK), %eax
 211         wrmsr
 212
 213         /* enable cache for 0-7ffff, 80000-9ffff, e0000-fffff;
 214          * If 1M cacheable, then when S3 resume, there is stange color on
 215          * screen for 2 sec. suppose problem of a0000-dfffff and cache.
 216          * And in x86_setup_fixed_mtrrs()(mtrr.c), 0-256M is set cacheable.
 217          */
 218
 219         movl    $0x201, %ecx
 220         movl    $0x0000000f, %edx /* AMD 40 bit 0xff*/
 221         movl    $((~(( 0 + 0x80000) - 1)) | 0x800), %eax
 222         wrmsr
 223
 224         movl    $0x202, %ecx
 225         xorl    %edx, %edx
 226         movl     $(0x80000 | 6), %eax
 227         orl     $(0 | 6), %eax
 228         wrmsr
 229
 230         movl    $0x203, %ecx
 231         movl    $0x0000000f, %edx /* AMD 40 bit 0xff*/
 232         movl    $((~(( 0 + 0x20000) - 1)) | 0x800), %eax
 233         wrmsr
 234
 235         movl    $0x204, %ecx
 236         xorl    %edx, %edx
 237         movl     $(0xc0000 | 6), %eax
 238         orl     $(0 | 6), %eax
 239         wrmsr
 240
 241         movl    $0x205, %ecx
 242         movl    $0x0000000f, %edx /* AMD 40 bit 0xff*/
 243         movl    $((~(( 0 + 0x40000) - 1)) | 0x800), %eax
 244         wrmsr
 245
 246         /* cache XIP_ROM_BASE-SIZE to speedup coreboot code */
 247         movl    $0x206, %ecx
 248         xorl    %edx, %edx
 249         movl     $REAL_XIP_ROM_BASE,%eax
 250         orl     $(0 | 6), %eax
 251         wrmsr
 252
 253         movl    $0x207, %ecx
 254         xorl    %edx, %edx
 255         movl     $CONFIG_XIP_ROM_SIZE,%eax
 256         decl    %eax
 257         notl    %eax
 258         orl     $(0 | 0x800), %eax
 259         wrmsr
 260
 261         /* enable cache */
 262         movl    %cr0, %eax
 263         andl    $0x9fffffff,%eax
 264         movl    %eax, %cr0
 265         invd
 266
 267         /* clear boot_complete flag */
 268         xorl    %ebp, %ebp
 269 __main:
 270         post_code(0x11)
 271         cld                     /* clear direction flag */
 272
 273         movl    %ebp, %esi
 274
 275         movl $ROMSTAGE_STACK, %esp
 276         movl    %esp, %ebp
 277         pushl %esi
 278         call copy_and_run
 279
 280 .Lhlt:
 281         post_code(0xee)
 282         hlt
 283         jmp     .Lhlt
 284