src/cpu/intel/model_6ex/cache_as_ram.inc

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
   5  * Copyright (C) 2007-2008 coresystems GmbH
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
   9  * the Free Software Foundation; version 2 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  19  */
  20
  21 #define CACHE_AS_RAM_SIZE CONFIG_DCACHE_RAM_SIZE
  22 #define CACHE_AS_RAM_BASE CONFIG_DCACHE_RAM_BASE
  23
  24 #include <cpu/x86/stack.h>
  25 #include <cpu/x86/mtrr.h>
  26 #include <cpu/amd/mtrr.h>
  27
  28         /* Save the BIST result */
  29         movl    %eax, %ebp
  30
  31 cache_as_ram:
  32         post_code(0x20)
  33
  34         /* Send INIT IPI to all excluding ourself */
  35         movl    $0x000C4500, %eax
  36         movl    $0xFEE00300, %esi
  37         movl    %eax, (%esi)
  38
  39         /* Zero out all Fixed Range and Variable Range MTRRs */
  40         movl    $mtrr_table, %esi
  41         movl    $( (mtrr_table_end - mtrr_table) / 2), %edi
  42         xorl    %eax, %eax
  43         xorl    %edx, %edx
  44 clear_mtrrs:
  45         movw    (%esi), %bx
  46         movzx   %bx, %ecx
  47         wrmsr
  48         add     $2, %esi
  49         dec     %edi
  50         jnz     clear_mtrrs
  51
  52         /* Configure the default memory type to uncacheable */
  53         movl    $MTRRdefType_MSR, %ecx
  54         rdmsr
  55         andl    $(~0x00000cff), %eax
  56         wrmsr
  57
  58         /* Set cache as ram base address */
  59         movl    $(MTRRphysBase_MSR(0)), %ecx
  60         movl    $(CACHE_AS_RAM_BASE | MTRR_TYPE_WRBACK), %eax
  61         xorl    %edx, %edx
  62         wrmsr
  63
  64         /* Set cache as ram mask */
  65         movl    $(MTRRphysMask_MSR(0)), %ecx
  66         movl    $(~((CACHE_AS_RAM_SIZE-1)) | (1 << 11)), %eax
  67         movl    $0x0000000f, %edx
  68         wrmsr
  69
  70         /* Enable MTRR */
  71         movl    $MTRRdefType_MSR, %ecx
  72         rdmsr
  73         orl     $(1 << 11), %eax
  74         wrmsr
  75
  76         /* Enable L2 Cache */
  77         movl    $0x11e, %ecx
  78         rdmsr
  79         orl     $(1 << 8), %eax
  80         wrmsr
  81
  82         /* CR0.CD = 0, CR0.NW = 0 */
  83         movl    %cr0, %eax
  84         andl    $( ~( (1 << 30) | (1 << 29) ) ), %eax
  85         invd
  86         movl    %eax, %cr0
  87
  88         /* Clear the cache memory reagion */
  89         movl    $CACHE_AS_RAM_BASE, %esi
  90         movl    %esi, %edi
  91         movl    $(CACHE_AS_RAM_SIZE / 4), %ecx
  92         //movl  $0x23322332, %eax
  93         xorl    %eax, %eax
  94         rep     stosl
  95
  96         /* Enable Cache As RAM mode by disabling cache */
  97         movl    %cr0, %eax
  98         orl     $(1 << 30), %eax
  99         movl    %eax, %cr0
 100
 101 #if defined(CONFIG_XIP_ROM_SIZE) && defined(CONFIG_XIP_ROM_BASE)
 102         /* Enable cache for our code in Flash because we do XIP here */
 103         movl    $MTRRphysBase_MSR(1), %ecx
 104         xorl    %edx, %edx
 105 #if defined(CONFIG_TINY_BOOTBLOCK) && CONFIG_TINY_BOOTBLOCK
 106 #define REAL_XIP_ROM_BASE AUTO_XIP_ROM_BASE
 107 #else
 108 #define REAL_XIP_ROM_BASE CONFIG_XIP_ROM_BASE
 109 #endif
 110         movl    $REAL_XIP_ROM_BASE, %eax
 111         orl     $MTRR_TYPE_WRBACK, %eax
 112         wrmsr
 113
 114         movl    $MTRRphysMask_MSR(1), %ecx
 115         movl    $0x0000000f, %edx
 116         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | 0x800), %eax
 117         wrmsr
 118 #endif /* CONFIG_XIP_ROM_SIZE && CONFIG_XIP_ROM_BASE */
 119
 120         /* enable cache */
 121         movl    %cr0, %eax
 122         andl    $( ~( (1 << 30) | (1 << 29) ) ), %eax
 123         movl    %eax, %cr0
 124
 125         /* Set up stack pointer */
 126 #if defined(CONFIG_USBDEBUG) && (CONFIG_USBDEBUG == 1)
 127         /* leave some space for the struct ehci_debug_info */
 128         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4 - 128), %eax
 129 #else
 130         movl    $(CACHE_AS_RAM_BASE + CACHE_AS_RAM_SIZE - 4), %eax
 131 #endif
 132         movl    %eax, %esp
 133
 134         /* Restore the BIST result */
 135         movl    %ebp, %eax
 136         movl    %esp, %ebp
 137         pushl   %eax
 138
 139         post_code(0x23)
 140
 141         /* Call romstage.c main function */
 142         call    main
 143
 144         post_code(0x2f)
 145
 146         post_code(0x30)
 147
 148         /* Disable Cache */
 149         movl    %cr0, %eax
 150         orl    $(1 << 30), %eax
 151         movl    %eax, %cr0
 152
 153         post_code(0x31)
 154
 155         /* Disable MTRR */
 156         movl    $MTRRdefType_MSR, %ecx
 157         rdmsr
 158         andl    $(~(1 << 11)), %eax
 159         wrmsr
 160
 161         post_code(0x31)
 162
 163         invd
 164 #if 0
 165         xorl    %eax, %eax
 166         xorl    %edx, %edx
 167         movl    $MTRRphysBase_MSR(0), %ecx
 168         wrmsr
 169         movl    $MTRRphysMask_MSR(0), %ecx
 170         wrmsr
 171         movl    $MTRRphysBase_MSR(1), %ecx
 172         wrmsr
 173         movl    $MTRRphysMask_MSR(1), %ecx
 174         wrmsr
 175 #endif
 176
 177         post_code(0x33)
 178
 179         /* Enable Cache */
 180         movl    %cr0, %eax
 181         andl    $~( (1 << 30) | (1 << 29) ), %eax
 182         movl    %eax, %cr0
 183
 184
 185         post_code(0x36)
 186
 187         /* Disable Cache */
 188         movl    %cr0, %eax
 189         orl    $(1 << 30), %eax
 190         movl    %eax, %cr0
 191
 192         post_code(0x38)
 193
 194         /* Enable Write Back and Speculative Reads for the first 1MB */
 195         movl    $MTRRphysBase_MSR(0), %ecx
 196         movl    $(0x00000000 | MTRR_TYPE_WRBACK), %eax
 197         xorl    %edx, %edx
 198         wrmsr
 199         movl    $MTRRphysMask_MSR(0), %ecx
 200         movl    $(~(1024*1024 -1) | (1 << 11)), %eax
 201         movl    $0x0000000f, %edx       // 36bit address space
 202         wrmsr
 203
 204         post_code(0x39)
 205
 206         /* And Enable Cache again after setting MTRRs */
 207         movl    %cr0, %eax
 208         andl    $~( (1 << 30) | (1 << 29) ), %eax
 209         movl    %eax, %cr0
 210
 211         post_code(0x3a)
 212
 213         /* Enable MTRR */
 214         movl    $MTRRdefType_MSR, %ecx
 215         rdmsr
 216         orl     $(1 << 11), %eax
 217         wrmsr
 218
 219         post_code(0x3b)
 220
 221         /* Invalidate the cache again */
 222         invd
 223
 224         post_code(0x3c)
 225
 226         /* clear boot_complete flag */
 227         xorl    %ebp, %ebp
 228 __main:
 229         post_code(0x11)
 230         cld                     /* clear direction flag */
 231
 232         movl    %ebp, %esi
 233
 234         movl $ROMSTAGE_STACK, %esp
 235         movl    %esp, %ebp
 236         pushl %esi
 237         call copy_and_run
 238
 239 .Lhlt:
 240         post_code(0xee)
 241         hlt
 242         jmp     .Lhlt
 243
 244 mtrr_table:
 245         /* Fixed MTRRs */
 246         .word 0x250, 0x258, 0x259
 247         .word 0x268, 0x269, 0x26A
 248         .word 0x26B, 0x26C, 0x26D
 249         .word 0x26E, 0x26F
 250         /* Variable MTRRs */
 251         .word 0x200, 0x201, 0x202, 0x203
 252         .word 0x204, 0x205, 0x206, 0x207
 253         .word 0x208, 0x209, 0x20A, 0x20B
 254         .word 0x20C, 0x20D, 0x20E, 0x20F
 255 mtrr_table_end:
 256