src/cpu/amd/model_10xxx/model_10xxx_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <cpu/x86/msr.h>
  22 #include <cpu/amd/mtrr.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/x86/msr.h>
  27 #include <cpu/x86/pae.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <cpu/x86/lapic.h>
  30
  31 #include "../../../northbridge/amd/amdfam10/amdfam10.h"
  32
  33 #include <cpu/amd/model_10xxx_rev.h>
  34 #include <cpu/cpu.h>
  35 #include <cpu/x86/cache.h>
  36 #include <cpu/x86/mtrr.h>
  37 #include <cpu/amd/multicore.h>
  38 #include <cpu/amd/model_10xxx_msr.h>
  39
  40 extern device_t get_node_pci(u32 nodeid, u32 fn);
  41 extern int init_processor_name(void);
  42
  43
  44
  45 #define MCI_STATUS 0x401
  46
  47
  48 msr_t rdmsr_amd(u32 index)
  49 {
  50          msr_t result;
  51          __asm__ __volatile__ (
  52                  "rdmsr"
  53                  : "=a" (result.lo), "=d" (result.hi)
  54                  : "c" (index), "D" (0x9c5a203a)
  55                  );
  56          return result;
  57 }
  58
  59
  60 void wrmsr_amd(u32 index, msr_t msr)
  61 {
  62         __asm__ __volatile__ (
  63                 "wrmsr"
  64                 : /* No outputs */
  65                 : "c" (index), "a" (msr.lo), "d" (msr.hi), "D" (0x9c5a203a)
  66                 );
  67 }
  68
  69
  70 void model_10xxx_init(device_t dev)
  71 {
  72         u8 i;
  73         msr_t msr;
  74         struct node_core_id id;
  75 #if CONFIG_LOGICAL_CPUS == 1
  76         u32 siblings;
  77 #endif
  78
  79         id = get_node_core_id(read_nb_cfg_54()); /* nb_cfg_54 can not be set */
  80         printk(BIOS_DEBUG, "nodeid = %02d, coreid = %02d\n", id.nodeid, id.coreid);
  81
  82         /* Turn on caching if we haven't already */
  83         x86_enable_cache();
  84         amd_setup_mtrrs();
  85         x86_mtrr_check();
  86
  87         disable_cache();
  88
  89         /* zero the machine check error status registers */
  90         msr.lo = 0;
  91         msr.hi = 0;
  92         for(i=0; i < 5; i++) {
  93                 wrmsr(MCI_STATUS + (i * 4),msr);
  94         }
  95
  96
  97         enable_cache();
  98
  99         /* Enable the local cpu apics */
 100         setup_lapic();
 101
 102         /* Set the processor name string */
 103         init_processor_name();
 104
 105 #if CONFIG_LOGICAL_CPUS == 1
 106         siblings = cpuid_ecx(0x80000008) & 0xff;
 107
 108         if (siblings > 0) {
 109                 msr = rdmsr_amd(CPU_ID_FEATURES_MSR);
 110                 msr.lo |= 1 << 28;
 111                 wrmsr_amd(CPU_ID_FEATURES_MSR, msr);
 112
 113                 msr = rdmsr_amd(CPU_ID_EXT_FEATURES_MSR);
 114                 msr.hi |= 1 << (33-32);
 115                 wrmsr_amd(CPU_ID_EXT_FEATURES_MSR, msr);
 116         }
 117         printk(BIOS_DEBUG, "siblings = %02d, ", siblings);
 118 #endif
 119
 120         /* DisableCf8ExtCfg */
 121         msr = rdmsr(NB_CFG_MSR);
 122         msr.hi &= ~(1 << (46-32));
 123         wrmsr(NB_CFG_MSR, msr);
 124
 125         /* Write protect SMM space with SMMLOCK. */
 126         msr = rdmsr(HWCR_MSR);
 127         msr.lo |= (1 << 0);
 128         wrmsr(HWCR_MSR, msr);
 129
 130 }
 131
 132 static struct device_operations cpu_dev_ops = {
 133         .init = model_10xxx_init,
 134 };
 135 static struct cpu_device_id cpu_table[] = {
 136 //AMD_GH_SUPPORT
 137         { X86_VENDOR_AMD, 0x100f00 },           /* SH-F0 L1 */
 138         { X86_VENDOR_AMD, 0x100f10 },           /* M2 */
 139         { X86_VENDOR_AMD, 0x100f20 },           /* S1g1 */
 140         { X86_VENDOR_AMD, 0x100f21 },
 141         { X86_VENDOR_AMD, 0x100f2A },
 142         { X86_VENDOR_AMD, 0x100f22 },
 143         { X86_VENDOR_AMD, 0x100f23 },
 144         { X86_VENDOR_AMD, 0x100f40 },           /* RB-C0 */
 145         { X86_VENDOR_AMD, 0x100F42 },           /* RB-C2 */
 146         { X86_VENDOR_AMD, 0x100F52 },           /* BL-C2 */
 147         { X86_VENDOR_AMD, 0x100F62 },           /* DA-C2 */
 148         { X86_VENDOR_AMD, 0x100F80 },           /* HY-D0 */
 149         { 0, 0 },
 150 };
 151 static struct cpu_driver model_10xxx __cpu_driver = {
 152         .ops      = &cpu_dev_ops,
 153         .id_table = cpu_table,
 154 };