src/cpu/amd/model_10xxx/model_10xxx_init.c

   1 /*
   2  * This file is part of the coreboot project.
   3  *
   4  * Copyright (C) 2007 Advanced Micro Devices, Inc.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License as published by
   8  * the Free Software Foundation; version 2 of the License.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA  02110-1301 USA
  18  */
  19
  20 #include <console/console.h>
  21 #include <cpu/x86/msr.h>
  22 #include <cpu/amd/mtrr.h>
  23 #include <device/device.h>
  24 #include <device/pci.h>
  25 #include <string.h>
  26 #include <cpu/x86/msr.h>
  27 #include <cpu/x86/pae.h>
  28 #include <pc80/mc146818rtc.h>
  29 #include <cpu/x86/lapic.h>
  30
  31 #include "../../../northbridge/amd/amdfam10/amdfam10.h"
  32
  33 #include <cpu/amd/model_10xxx_rev.h>
  34 #include <cpu/cpu.h>
  35 #include <cpu/x86/cache.h>
  36 #include <cpu/x86/mtrr.h>
  37 #include <cpu/amd/multicore.h>
  38 #include <cpu/amd/model_10xxx_msr.h>
  39
  40 extern device_t get_node_pci(u32 nodeid, u32 fn);
  41
  42 #define MCI_STATUS 0x401
  43
  44 msr_t rdmsr_amd(u32 index)
  45 {
  46          msr_t result;
  47          __asm__ __volatile__ (
  48                  "rdmsr"
  49                  : "=a" (result.lo), "=d" (result.hi)
  50                  : "c" (index), "D" (0x9c5a203a)
  51                  );
  52          return result;
  53 }
  54
  55
  56 void wrmsr_amd(u32 index, msr_t msr)
  57 {
  58         __asm__ __volatile__ (
  59                 "wrmsr"
  60                 : /* No outputs */
  61                 : "c" (index), "a" (msr.lo), "d" (msr.hi), "D" (0x9c5a203a)
  62                 );
  63 }
  64
  65
  66 static void model_10xxx_init(device_t dev)
  67 {
  68         u8 i;
  69         msr_t msr;
  70         struct node_core_id id;
  71 #if CONFIG_LOGICAL_CPUS == 1
  72         u32 siblings;
  73 #endif
  74
  75         id = get_node_core_id(read_nb_cfg_54()); /* nb_cfg_54 can not be set */
  76         printk(BIOS_DEBUG, "nodeid = %02d, coreid = %02d\n", id.nodeid, id.coreid);
  77
  78         /* Turn on caching if we haven't already */
  79         x86_enable_cache();
  80         amd_setup_mtrrs();
  81         x86_mtrr_check();
  82
  83         disable_cache();
  84
  85         /* zero the machine check error status registers */
  86         msr.lo = 0;
  87         msr.hi = 0;
  88         for(i=0; i < 5; i++) {
  89                 wrmsr(MCI_STATUS + (i * 4),msr);
  90         }
  91
  92
  93         enable_cache();
  94
  95         /* Enable the local cpu apics */
  96         setup_lapic();
  97
  98         /* Set the processor name string */
  99         init_processor_name();
 100
 101 #if CONFIG_LOGICAL_CPUS == 1
 102         siblings = cpuid_ecx(0x80000008) & 0xff;
 103
 104         if (siblings > 0) {
 105                 msr = rdmsr_amd(CPU_ID_FEATURES_MSR);
 106                 msr.lo |= 1 << 28;
 107                 wrmsr_amd(CPU_ID_FEATURES_MSR, msr);
 108
 109                 msr = rdmsr_amd(CPU_ID_EXT_FEATURES_MSR);
 110                 msr.hi |= 1 << (33-32);
 111                 wrmsr_amd(CPU_ID_EXT_FEATURES_MSR, msr);
 112         }
 113         printk(BIOS_DEBUG, "siblings = %02d, ", siblings);
 114 #endif
 115
 116         /* DisableCf8ExtCfg */
 117         msr = rdmsr(NB_CFG_MSR);
 118         msr.hi &= ~(1 << (46-32));
 119         wrmsr(NB_CFG_MSR, msr);
 120
 121         /* Write protect SMM space with SMMLOCK. */
 122         msr = rdmsr(HWCR_MSR);
 123         msr.lo |= (1 << 0);
 124         wrmsr(HWCR_MSR, msr);
 125
 126 }
 127
 128 static struct device_operations cpu_dev_ops = {
 129         .init = model_10xxx_init,
 130 };
 131 static struct cpu_device_id cpu_table[] = {
 132 //AMD_GH_SUPPORT
 133         { X86_VENDOR_AMD, 0x100f00 },           /* SH-F0 L1 */
 134         { X86_VENDOR_AMD, 0x100f10 },           /* M2 */
 135         { X86_VENDOR_AMD, 0x100f20 },           /* S1g1 */
 136         { X86_VENDOR_AMD, 0x100f21 },
 137         { X86_VENDOR_AMD, 0x100f2A },
 138         { X86_VENDOR_AMD, 0x100f22 },
 139         { X86_VENDOR_AMD, 0x100f23 },
 140         { X86_VENDOR_AMD, 0x100f40 },           /* RB-C0 */
 141         { X86_VENDOR_AMD, 0x100F42 },           /* RB-C2 */
 142         { X86_VENDOR_AMD, 0x100F52 },           /* BL-C2 */
 143         { X86_VENDOR_AMD, 0x100F62 },           /* DA-C2 */
 144         { X86_VENDOR_AMD, 0x100F80 },           /* HY-D0 */
 145         { 0, 0 },
 146 };
 147 static const struct cpu_driver model_10xxx __cpu_driver = {
 148         .ops      = &cpu_dev_ops,
 149         .id_table = cpu_table,
 150 };