mono/mini/cpu-x86.md

   1 # x86-class cpu description file
   2 # this file is read by genmdesc to pruduce a table with all the relevant information
   3 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   4 # and other parts of the arch-dependent part of mini.
   5 #
   6 # An opcode name is followed by a colon and optional specifiers.
   7 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
   8 # Here is a description of the specifiers valid for this file and their possible values.
   9 #
  10 # dest:register       describes the destination register of an instruction
  11 # src1:register       describes the first source register of an instruction
  12 # src2:register       describes the second source register of an instruction
  13 #
  14 # register may have the following values:
  15 #       i  integer register
  16 #       b  base register (used in address references)
  17 #       f  floating point register
  18 #       a  EAX register
  19 #       d  EDX register
  20 #   s  ECX register
  21 #       l  long reg (forced eax:edx)
  22 #       L  long reg (dynamic)
  23 #       y  the reg needs to be one of EAX,EBX,ECX,EDX (sete opcodes)
  24 #
  25 # len:number         describe the maximun length in bytes of the instruction
  26 #                    number is a positive integer.  If the length is not specified
  27 #                    it defaults to zero.   But lengths are only checked if the given opcode
  28 #                    is encountered during compilation. Some opcodes, like CONV_U4 are
  29 #                    transformed into other opcodes in the brg files, so they do not show up
  30 #                    during code generation.
  31 #
  32 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  33 #
  34 # clob:spec          describe if the instruction clobbers registers or has special needs
  35 #
  36 # spec can be one of the following characters:
  37 #       c  clobbers caller-save registers
  38 #       1  clobbers the first source register
  39 #       a  EAX is clobbered
  40 #   d  EDX is clobbered
  41 #       x  both the source operands are clobbered (xchg)
  42 #
  43 # flags:spec        describe if the instruction uses or sets the flags (unused)
  44 #
  45 # spec can be one of the following chars:
  46 #       s  sets the flags
  47 #       u  uses the flags
  48 #       m  uses and modifies the flags
  49 #
  50 # res:spec          describe what units are used in the processor (unused)
  51 #
  52 # delay:            describe delay slots (unused)
  53 #
  54 # the required specifiers are: len, clob (if registers are clobbered), the registers
  55 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  56 #
  57 # See the code in mini-x86.c for more details on how the specifiers are used.
  58 #
  59 break: len:1
  60 jmp: len:32
  61 call: dest:a clob:c len:17
  62 ret: len:1
  63 br: len:5
  64 beq: len:6
  65 bge: len:6
  66 bgt: len:6
  67 ble: len:6
  68 blt: len:6
  69 bne.un: len:6
  70 bge.un: len:6
  71 bgt.un: len:6
  72 ble.un: len:6
  73 blt.un: len:6
  74 label:
  75 ldind.i1: dest:i len:6
  76 ldind.u1: dest:i len:6
  77 ldind.i2: dest:i len:6
  78 ldind.u2: dest:i len:6
  79 ldind.i4: dest:i len:6
  80 ldind.u4: dest:i len:6
  81 ldind.i: dest:i len:6
  82 ldind.ref: dest:i len:6
  83 stind.ref: src1:b src2:i
  84 stind.i1: src1:b src2:i
  85 stind.i2: src1:b src2:i
  86 stind.i4: src1:b src2:i
  87 stind.r4: dest:f src1:b
  88 stind.r8: dest:f src1:b
  89 add: dest:i src1:i src2:i len:2 clob:1
  90 sub: dest:i src1:i src2:i len:2 clob:1
  91 mul: dest:i src1:i src2:i len:3 clob:1
  92 div: dest:a src1:a src2:i len:15 clob:d
  93 div.un: dest:a src1:a src2:i len:15 clob:d
  94 rem: dest:d src1:a src2:i len:15 clob:a
  95 rem.un: dest:d src1:a src2:i len:15 clob:a
  96 and: dest:i src1:i src2:i len:2 clob:1
  97 or: dest:i src1:i src2:i len:2 clob:1
  98 xor: dest:i src1:i src2:i len:2 clob:1
  99 shl: dest:i src1:i src2:s clob:1 len:2
 100 shr: dest:i src1:i src2:s clob:1 len:2
 101 shr.un: dest:i src1:i src2:s clob:1 len:2
 102 neg: dest:i src1:i len:2 clob:1
 103 not: dest:i src1:i len:2 clob:1
 104 conv.i1: dest:i src1:y len:3
 105 conv.i2: dest:i src1:i len:3
 106 conv.i4: dest:i src1:i len:2
 107 conv.r4: dest:f src1:i len:7
 108 conv.r8: dest:f src1:i len:7
 109 conv.u4: dest:i src1:i
 110 conv.u2: dest:i src1:i len:3
 111 conv.u1: dest:i src1:y len:3
 112 conv.i: dest:i src1:i len:3
 113
 114 int_xor: dest:i src1:i src2:i len:2 clob:1
 115
 116 throw: src1:i len:13
 117 op_rethrow: src1:i len:13
 118 ckfinite: dest:f src1:f len:22
 119 mul.ovf: dest:i src1:i src2:i clob:1 len:9
 120 # this opcode is handled specially in the code generator
 121 mul.ovf.un: dest:i src1:i src2:i len:16
 122 conv.u: dest:i src1:i len:3
 123 ceq: dest:y len:6
 124 cgt: dest:y len:6
 125 cgt.un: dest:y len:6
 126 clt: dest:y len:6
 127 clt.un: dest:y len:6
 128 cne: dest:y len:6
 129 localloc: dest:i src1:i len:120
 130 compare: src1:i src2:i len:2
 131 compare_imm: src1:i len:6
 132 fcompare: src1:f src2:f clob:a len:9
 133 oparglist: src1:b len:10
 134 outarg: src1:i len:1
 135 outarg_imm: len:5
 136 setret: dest:a src1:i len:2
 137 setlret: dest:l src1:i src2:i len:4
 138 checkthis: src1:b len:2
 139 voidcall: len:17 clob:c
 140 voidcall_reg: src1:i len:11 clob:c
 141 voidcall_membase: src1:b len:16 clob:c
 142 fcall: dest:f len:17 clob:c
 143 fcall_reg: dest:f src1:i len:11 clob:c
 144 fcall_membase: dest:f src1:b len:16 clob:c
 145 lcall: dest:l len:17 clob:c
 146 lcall_reg: dest:l src1:i len:11 clob:c
 147 lcall_membase: dest:l src1:b len:16 clob:c
 148 vcall: len:17 clob:c
 149 vcall_reg: src1:i len:11 clob:c
 150 vcall_membase: src1:b len:16 clob:c
 151 call_reg: dest:a src1:i len:11 clob:c
 152 call_membase: dest:a src1:b len:16 clob:c
 153 iconst: dest:i len:5
 154 r4const: dest:f len:15
 155 r8const: dest:f len:16
 156 store_membase_imm: dest:b len:10
 157 store_membase_reg: dest:b src1:i len:7
 158 storei1_membase_imm: dest:b len:10
 159 storei1_membase_reg: dest:b src1:y len:7
 160 storei2_membase_imm: dest:b len:11
 161 storei2_membase_reg: dest:b src1:i len:7
 162 storei4_membase_imm: dest:b len:10
 163 storei4_membase_reg: dest:b src1:i len:7
 164 storei8_membase_imm: dest:b
 165 storei8_membase_reg: dest:b src1:i
 166 storer4_membase_reg: dest:b src1:f len:7
 167 storer8_membase_reg: dest:b src1:f len:6
 168 load_membase: dest:i src1:b len:6
 169 loadi1_membase: dest:y src1:b len:7
 170 loadu1_membase: dest:y src1:b len:7
 171 loadi2_membase: dest:i src1:b len:7
 172 loadu2_membase: dest:i src1:b len:7
 173 loadi4_membase: dest:i src1:b len:6
 174 loadu4_membase: dest:i src1:b len:6
 175 loadi8_membase: dest:i src1:b
 176 loadr4_membase: dest:f src1:b len:6
 177 loadr8_membase: dest:f src1:b len:6
 178 loadr8_spill_membase: src1:b len:8
 179 loadu4_mem: dest:i len:9
 180 move: dest:i src1:i len:2
 181 addcc_imm: dest:i src1:i len:6 clob:1
 182 add_imm: dest:i src1:i len:6 clob:1
 183 subcc_imm: dest:i src1:i len:6 clob:1
 184 sub_imm: dest:i src1:i len:6 clob:1
 185 mul_imm: dest:i src1:i len:9
 186 # there is no actual support for division or reminder by immediate
 187 # we simulate them, though (but we need to change the burg rules
 188 # to allocate a symbolic reg for src2)
 189 div_imm: dest:a src1:a src2:i len:15 clob:d
 190 div_un_imm: dest:a src1:a src2:i len:15 clob:d
 191 rem_imm: dest:d src1:a src2:i len:15 clob:a
 192 rem_un_imm: dest:d src1:a src2:i len:15 clob:a
 193 and_imm: dest:i src1:i len:6 clob:1
 194 or_imm: dest:i src1:i len:6 clob:1
 195 xor_imm: dest:i src1:i len:6 clob:1
 196 shl_imm: dest:i src1:i len:6 clob:1
 197 shr_imm: dest:i src1:i len:6 clob:1
 198 shr_un_imm: dest:i src1:i len:6 clob:1
 199 cond_exc_eq: len:6
 200 cond_exc_ne_un: len:6
 201 cond_exc_lt: len:6
 202 cond_exc_lt_un: len:6
 203 cond_exc_gt: len:6
 204 cond_exc_gt_un: len:6
 205 cond_exc_ge: len:6
 206 cond_exc_ge_un: len:6
 207 cond_exc_le: len:6
 208 cond_exc_le_un: len:6
 209 cond_exc_ov: len:6
 210 cond_exc_no: len:6
 211 cond_exc_c: len:6
 212 cond_exc_nc: len:6
 213 long_shl: dest:L src1:L src2:s clob:1 len:21
 214 long_shr: dest:L src1:L src2:s clob:1 len:22
 215 long_shr_un: dest:L src1:L src2:s clob:1 len:22
 216 long_conv_to_ovf_i: dest:i src1:i src2:i len:30
 217 long_mul_ovf:
 218 long_conv_to_r_un: dest:f src1:i src2:i len:37
 219 long_shr_imm: dest:L src1:L clob:1 len:10
 220 long_shr_un_imm: dest:L src1:L clob:1 len:10
 221 long_shl_imm: dest:L src1:L clob:1 len:10
 222 float_beq: len:12
 223 float_bne_un: len:18
 224 float_blt: len:12
 225 float_blt_un: len:20
 226 float_bgt: len:12
 227 float_btg_un: len:20
 228 float_bge: len:22
 229 float_bge_un: len:12
 230 float_ble: len:22
 231 float_ble_un: len:12
 232 float_add: dest:f src1:f src2:f len:2
 233 float_sub: dest:f src1:f src2:f len:2
 234 float_mul: dest:f src1:f src2:f len:2
 235 float_div: dest:f src1:f src2:f len:2
 236 float_div_un: dest:f src1:f src2:f len:2
 237 float_rem: dest:f src1:f src2:f len:17
 238 float_rem_un: dest:f src1:f src2:f len:17
 239 float_neg: dest:f src1:f len:2
 240 float_not: dest:f src1:f len:2
 241 float_conv_to_i1: dest:y src1:f len:39
 242 float_conv_to_i2: dest:y src1:f len:39
 243 float_conv_to_i4: dest:i src1:f len:39
 244 float_conv_to_i8: dest:L src1:f len:39
 245 float_conv_to_u4: dest:i src1:f len:39
 246 float_conv_to_u8: dest:L src1:f len:39
 247 float_conv_to_u2: dest:y src1:f len:39
 248 float_conv_to_u1: dest:y src1:f len:39
 249 float_conv_to_i: dest:i src1:f len:39
 250 float_conv_to_ovf_i: dest:a src1:f len:30
 251 float_conv_to_ovd_u: dest:a src1:f len:30
 252 float_mul_ovf:
 253 float_ceq: dest:y src1:f src2:f len:25
 254 float_cgt: dest:y src1:f src2:f len:25
 255 float_cgt_un: dest:y src1:f src2:f len:37
 256 float_clt: dest:y src1:f src2:f len:25
 257 float_clt_un: dest:y src1:f src2:f len:32
 258 float_conv_to_u: dest:i src1:f len:36
 259 call_handler: len:11
 260 aot_const: dest:i len:5
 261 load_gotaddr: dest:i len:64
 262 got_entry: dest:i src1:b len:7
 263 x86_test_null: src1:i len:2
 264 x86_compare_membase_reg: src1:b src2:i len:6
 265 x86_compare_membase_imm: src1:b len:11
 266 x86_compare_membase8_imm: src1:b len:8
 267 x86_compare_mem_imm: len:11
 268 x86_compare_reg_membase: src1:i src2:b len:6
 269 x86_inc_reg: dest:i src1:i clob:1 len:1
 270 x86_inc_membase: src1:b len:6
 271 x86_dec_reg: dest:i src1:i clob:1 len:1
 272 x86_dec_membase: src1:b len:6
 273 x86_add_membase_imm: src1:b len:11
 274 x86_sub_membase_imm: src1:b len:11
 275 x86_and_membase_imm: src1:b len:11
 276 x86_or_membase_imm: src1:b len:11
 277 x86_xor_membase_imm: src1:b len:11
 278 x86_push: src1:i len:1
 279 x86_push_imm: len:5
 280 x86_push_membase: src1:b len:6
 281 x86_push_obj: src1:b len:30
 282 x86_push_got_entry: src1:b len:7
 283 x86_lea: dest:i src1:i src2:i len:7
 284 x86_lea_membase: dest:i src1:i len:10
 285 x86_xchg: src1:i src2:i clob:x len:1
 286 x86_fpop: src1:f len:2
 287 x86_fp_load_i8: dest:f src1:b len:7
 288 x86_fp_load_i4: dest:f src1:b len:7
 289 x86_seteq_membase: src1:b len:7
 290 x86_setne_membase: src1:b len:7
 291 x86_add_membase: dest:i src1:i src2:b clob:1 len:11
 292 x86_sub_membase: dest:i src1:i src2:b clob:1 len:11
 293 x86_mul_membase: dest:i src1:i src2:b clob:1 len:13
 294 adc: dest:i src1:i src2:i len:2 clob:1
 295 addcc: dest:i src1:i src2:i len:2 clob:1
 296 subcc: dest:i src1:i src2:i len:2 clob:1
 297 adc_imm: dest:i src1:i len:6 clob:1
 298 sbb: dest:i src1:i src2:i len:2 clob:1
 299 sbb_imm: dest:i src1:i len:6 clob:1
 300 br_reg: src1:i len:2
 301 sin: dest:f src1:f len:6
 302 cos: dest:f src1:f len:6
 303 abs: dest:f src1:f len:2
 304 tan: dest:f src1:f len:49
 305 atan: dest:f src1:f len:8
 306 sqrt: dest:f src1:f len:2
 307 op_bigmul: len:2 dest:l src1:a src2:i
 308 op_bigmul_un: len:2 dest:l src1:a src2:i
 309 sext_i1: dest:i src1:i len:3
 310 sext_i2: dest:i src1:i len:3
 311 tls_get: dest:i len:20
 312 atomic_add_i4: src1:b src2:i dest:i len:16
 313 atomic_add_new_i4: src1:b src2:i dest:i len:16
 314 atomic_exchange_i4: src1:b src2:i dest:i len:24
 315 memory_barrier: len:16
 316