mono/mini/cpu-arm.md

   1 # Copyright 2003-2011 Novell, Inc (http://www.novell.com)
   2 # Copyright 2011 Xamarin, Inc (http://www.xamarin.com)
   3 # arm cpu description file
   4 # this file is read by genmdesc to pruduce a table with all the relevant information
   5 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   6 # and other parts of the arch-dependent part of mini.
   7 #
   8 # An opcode name is followed by a colon and optional specifiers.
   9 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
  10 # Here is a description of the specifiers valid for this file and their possible values.
  11 #
  12 # dest:register       describes the destination register of an instruction
  13 # src1:register       describes the first source register of an instruction
  14 # src2:register       describes the second source register of an instruction
  15 #
  16 # register may have the following values:
  17 #       i  integer register
  18 #       a  r3 register (output from calls)
  19 #       b  base register (used in address references)
  20 #       f  floating point register
  21 #       g  floating point register returned in r0:r1 for soft-float mode
  22 #
  23 # len:number         describe the maximun length in bytes of the instruction
  24 # number is a positive integer
  25 #
  26 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  27 #
  28 # clob:spec          describe if the instruction clobbers registers or has special needs
  29 #
  30 # spec can be one of the following characters:
  31 #       c  clobbers caller-save registers
  32 #       r  'reserves' the destination register until a later instruction unreserves it
  33 #          used mostly to set output registers in function calls
  34 #
  35 # flags:spec        describe if the instruction uses or sets the flags (unused)
  36 #
  37 # spec can be one of the following chars:
  38 #       s  sets the flags
  39 #       u  uses the flags
  40 #       m  uses and modifies the flags
  41 #
  42 # res:spec          describe what units are used in the processor (unused)
  43 #
  44 # delay:            describe delay slots (unused)
  45 #
  46 # the required specifiers are: len, clob (if registers are clobbered), the registers
  47 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  48 #
  49 # See the code in mini-x86.c for more details on how the specifiers are used.
  50 #
  51 memory_barrier: len:8 clob:a
  52 nop: len:4
  53 relaxed_nop: len:4
  54 break: len:4
  55 jmp: len:92
  56 br: len:4
  57 switch: src1:i len:8
  58 seq_point: len:38
  59
  60 throw: src1:i len:24
  61 rethrow: src1:i len:20
  62 start_handler: len:20
  63 endfinally: len:20
  64 call_handler: len:12 clob:c
  65 endfilter: src1:i len:16
  66
  67 ckfinite: dest:f src1:f len:64
  68 ceq: dest:i len:12
  69 cgt: dest:i len:12
  70 cgt.un: dest:i len:12
  71 clt: dest:i len:12
  72 clt.un: dest:i len:12
  73 localloc: dest:i src1:i len:60
  74 compare: src1:i src2:i len:4
  75 compare_imm: src1:i len:12
  76 fcompare: src1:f src2:f len:12
  77 oparglist: src1:i len:12
  78 setlret: src1:i src2:i len:12
  79 checkthis: src1:b len:4
  80 call: dest:a clob:c len:20
  81 call_reg: dest:a src1:i len:8 clob:c
  82 call_membase: dest:a src1:b len:12 clob:c
  83 voidcall: len:20 clob:c
  84 voidcall_reg: src1:i len:8 clob:c
  85 voidcall_membase: src1:b len:12 clob:c
  86 fcall: dest:g len:28 clob:c
  87 fcall_reg: dest:g src1:i len:16 clob:c
  88 fcall_membase: dest:g src1:b len:20 clob:c
  89 lcall: dest:l len:20 clob:c
  90 lcall_reg: dest:l src1:i len:8 clob:c
  91 lcall_membase: dest:l src1:b len:12 clob:c
  92 vcall: len:20 clob:c
  93 vcall_reg: src1:i len:8 clob:c
  94 vcall_membase: src1:b len:12 clob:c
  95 iconst: dest:i len:16
  96 r4const: dest:f len:24
  97 r8const: dest:f len:20
  98 label: len:0
  99 store_membase_imm: dest:b len:20
 100 store_membase_reg: dest:b src1:i len:20
 101 storei1_membase_imm: dest:b len:20
 102 storei1_membase_reg: dest:b src1:i len:12
 103 storei2_membase_imm: dest:b len:20
 104 storei2_membase_reg: dest:b src1:i len:12
 105 storei4_membase_imm: dest:b len:20
 106 storei4_membase_reg: dest:b src1:i len:20
 107 storei8_membase_imm: dest:b
 108 storei8_membase_reg: dest:b src1:i
 109 storer4_membase_reg: dest:b src1:f len:12
 110 storer8_membase_reg: dest:b src1:f len:24
 111 store_memindex: dest:b src1:i src2:i len:4
 112 storei1_memindex: dest:b src1:i src2:i len:4
 113 storei2_memindex: dest:b src1:i src2:i len:4
 114 storei4_memindex: dest:b src1:i src2:i len:4
 115 load_membase: dest:i src1:b len:20
 116 loadi1_membase: dest:i src1:b len:4
 117 loadu1_membase: dest:i src1:b len:4
 118 loadi2_membase: dest:i src1:b len:4
 119 loadu2_membase: dest:i src1:b len:4
 120 loadi4_membase: dest:i src1:b len:4
 121 loadu4_membase: dest:i src1:b len:4
 122 loadi8_membase: dest:i src1:b
 123 loadr4_membase: dest:f src1:b len:8
 124 loadr8_membase: dest:f src1:b len:24
 125 load_memindex: dest:i src1:b src2:i len:4
 126 loadi1_memindex: dest:i src1:b src2:i len:4
 127 loadu1_memindex: dest:i src1:b src2:i len:4
 128 loadi2_memindex: dest:i src1:b src2:i len:4
 129 loadu2_memindex: dest:i src1:b src2:i len:4
 130 loadi4_memindex: dest:i src1:b src2:i len:4
 131 loadu4_memindex: dest:i src1:b src2:i len:4
 132 loadu4_mem: dest:i len:8
 133 move: dest:i src1:i len:4
 134 fmove: dest:f src1:f len:4
 135 add_imm: dest:i src1:i len:12
 136 sub_imm: dest:i src1:i len:12
 137 mul_imm: dest:i src1:i len:12
 138 and_imm: dest:i src1:i len:12
 139 or_imm: dest:i src1:i len:12
 140 xor_imm: dest:i src1:i len:12
 141 shl_imm: dest:i src1:i len:8
 142 shr_imm: dest:i src1:i len:8
 143 shr_un_imm: dest:i src1:i len:8
 144 cond_exc_eq: len:8
 145 cond_exc_ne_un: len:8
 146 cond_exc_lt: len:8
 147 cond_exc_lt_un: len:8
 148 cond_exc_gt: len:8
 149 cond_exc_gt_un: len:8
 150 cond_exc_ge: len:8
 151 cond_exc_ge_un: len:8
 152 cond_exc_le: len:8
 153 cond_exc_le_un: len:8
 154 cond_exc_ov: len:12
 155 cond_exc_no: len:8
 156 cond_exc_c: len:12
 157 cond_exc_nc: len:8
 158 #float_beq: src1:f src2:f len:20
 159 #float_bne_un: src1:f src2:f len:20
 160 #float_blt: src1:f src2:f len:20
 161 #float_blt_un: src1:f src2:f len:20
 162 #float_bgt: src1:f src2:f len:20
 163 #float_bgt_un: src1:f src2:f len:20
 164 #float_bge: src1:f src2:f len:20
 165 #float_bge_un: src1:f src2:f len:20
 166 #float_ble: src1:f src2:f len:20
 167 #float_ble_un: src1:f src2:f len:20
 168 float_add: dest:f src1:f src2:f len:4
 169 float_sub: dest:f src1:f src2:f len:4
 170 float_mul: dest:f src1:f src2:f len:4
 171 float_div: dest:f src1:f src2:f len:4
 172 float_div_un: dest:f src1:f src2:f len:4
 173 float_rem: dest:f src1:f src2:f len:16
 174 float_rem_un: dest:f src1:f src2:f len:16
 175 float_neg: dest:f src1:f len:4
 176 float_not: dest:f src1:f len:4
 177 float_conv_to_i1: dest:i src1:f len:40
 178 float_conv_to_i2: dest:i src1:f len:40
 179 float_conv_to_i4: dest:i src1:f len:40
 180 float_conv_to_i8: dest:l src1:f len:40
 181 float_conv_to_r4: dest:f src1:f len:8
 182 float_conv_to_u4: dest:i src1:f len:40
 183 float_conv_to_u8: dest:l src1:f len:40
 184 float_conv_to_u2: dest:i src1:f len:40
 185 float_conv_to_u1: dest:i src1:f len:40
 186 float_conv_to_i: dest:i src1:f len:40
 187 float_ceq: dest:i src1:f src2:f len:16
 188 float_cgt: dest:i src1:f src2:f len:16
 189 float_cgt_un: dest:i src1:f src2:f len:20
 190 float_clt: dest:i src1:f src2:f len:16
 191 float_clt_un: dest:i src1:f src2:f len:20
 192 float_conv_to_u: dest:i src1:f len:36
 193 setfret: src1:f len:12
 194 aot_const: dest:i len:16
 195 sqrt: dest:f src1:f len:4
 196 adc: dest:i src1:i src2:i len:4
 197 addcc: dest:i src1:i src2:i len:4
 198 subcc: dest:i src1:i src2:i len:4
 199 adc_imm: dest:i src1:i len:12
 200 addcc_imm: dest:i src1:i len:12
 201 subcc_imm: dest:i src1:i len:12
 202 sbb: dest:i src1:i src2:i len:4
 203 sbb_imm: dest:i src1:i len:12
 204 br_reg: src1:i len:8
 205 bigmul: len:8 dest:l src1:i src2:i
 206 bigmul_un: len:8 dest:l src1:i src2:i
 207 tls_get: len:8 dest:i clob:c
 208
 209 # 32 bit opcodes
 210 int_add: dest:i src1:i src2:i len:4
 211 int_sub: dest:i src1:i src2:i len:4
 212 int_mul: dest:i src1:i src2:i len:4
 213 int_div: dest:i src1:i src2:i len:40
 214 int_div_un: dest:i src1:i src2:i len:16
 215 int_rem: dest:i src1:i src2:i len:48
 216 int_rem_un: dest:i src1:i src2:i len:24
 217 int_and: dest:i src1:i src2:i len:4
 218 int_or: dest:i src1:i src2:i len:4
 219 int_xor: dest:i src1:i src2:i len:4
 220 int_shl: dest:i src1:i src2:i len:4
 221 int_shr: dest:i src1:i src2:i len:4
 222 int_shr_un: dest:i src1:i src2:i len:4
 223 int_neg: dest:i src1:i len:4
 224 int_not: dest:i src1:i len:4
 225 int_conv_to_i1: dest:i src1:i len:8
 226 int_conv_to_i2: dest:i src1:i len:8
 227 int_conv_to_i4: dest:i src1:i len:4
 228 int_conv_to_r4: dest:f src1:i len:36
 229 int_conv_to_r8: dest:f src1:i len:36
 230 int_conv_to_u4: dest:i src1:i
 231 int_conv_to_r_un: dest:f src1:i len:56
 232 int_conv_to_u2: dest:i src1:i len:8
 233 int_conv_to_u1: dest:i src1:i len:4
 234 int_beq: len:8
 235 int_bge: len:8
 236 int_bgt: len:8
 237 int_ble: len:8
 238 int_blt: len:8
 239 int_bne_un: len:8
 240 int_bge_un: len:8
 241 int_bgt_un: len:8
 242 int_ble_un: len:8
 243 int_blt_un: len:8
 244 int_add_ovf: dest:i src1:i src2:i len:16
 245 int_add_ovf_un: dest:i src1:i src2:i len:16
 246 int_mul_ovf: dest:i src1:i src2:i len:16
 247 int_mul_ovf_un: dest:i src1:i src2:i len:16
 248 int_sub_ovf: dest:i src1:i src2:i len:16
 249 int_sub_ovf_un: dest:i src1:i src2:i len:16
 250 add_ovf_carry: dest:i src1:i src2:i len:16
 251 sub_ovf_carry: dest:i src1:i src2:i len:16
 252 add_ovf_un_carry: dest:i src1:i src2:i len:16
 253 sub_ovf_un_carry: dest:i src1:i src2:i len:16
 254
 255 arm_rsbs_imm: dest:i src1:i len:4
 256 arm_rsc_imm: dest:i src1:i len:4
 257
 258 # Linear IR opcodes
 259 dummy_use: src1:i len:0
 260 dummy_store: len:0
 261 not_reached: len:0
 262 not_null: src1:i len:0
 263
 264 int_adc: dest:i src1:i src2:i len:4
 265 int_addcc: dest:i src1:i src2:i len:4
 266 int_subcc: dest:i src1:i src2:i len:4
 267 int_sbb: dest:i src1:i src2:i len:4
 268 int_adc_imm: dest:i src1:i len:12
 269 int_sbb_imm: dest:i src1:i len:12
 270
 271 int_add_imm: dest:i src1:i len:12
 272 int_sub_imm: dest:i src1:i len:12
 273 int_mul_imm: dest:i src1:i len:12
 274 int_div_imm: dest:i src1:i len:20
 275 int_div_un_imm: dest:i src1:i len:12
 276 int_rem_imm: dest:i src1:i len:28
 277 int_rem_un_imm: dest:i src1:i len:16
 278 int_and_imm: dest:i src1:i len:12
 279 int_or_imm: dest:i src1:i len:12
 280 int_xor_imm: dest:i src1:i len:12
 281 int_shl_imm: dest:i src1:i len:8
 282 int_shr_imm: dest:i src1:i len:8
 283 int_shr_un_imm: dest:i src1:i len:8
 284
 285 int_ceq: dest:i len:12
 286 int_cgt: dest:i len:12
 287 int_cgt_un: dest:i len:12
 288 int_clt: dest:i len:12
 289 int_clt_un: dest:i len:12
 290
 291 cond_exc_ieq: len:8
 292 cond_exc_ine_un: len:8
 293 cond_exc_ilt: len:8
 294 cond_exc_ilt_un: len:8
 295 cond_exc_igt: len:8
 296 cond_exc_igt_un: len:8
 297 cond_exc_ige: len:8
 298 cond_exc_ige_un: len:8
 299 cond_exc_ile: len:8
 300 cond_exc_ile_un: len:8
 301 cond_exc_iov: len:12
 302 cond_exc_ino: len:8
 303 cond_exc_ic: len:12
 304 cond_exc_inc: len:8
 305
 306 icompare: src1:i src2:i len:4
 307 icompare_imm: src1:i len:12
 308
 309 long_conv_to_ovf_i4_2: dest:i src1:i src2:i len:36
 310
 311 vcall2: len:20 clob:c
 312 vcall2_reg: src1:i len:8 clob:c
 313 vcall2_membase: src1:b len:12 clob:c
 314 dyn_call: src1:i src2:i len:120 clob:c
 315
 316 # This is different from the original JIT opcodes
 317 float_beq: len:20
 318 float_bne_un: len:20
 319 float_blt: len:20
 320 float_blt_un: len:20
 321 float_bgt: len:20
 322 float_bgt_un: len:20
 323 float_bge: len:20
 324 float_bge_un: len:20
 325 float_ble: len:20
 326 float_ble_un: len:20
 327
 328 liverange_start: len:0
 329 liverange_end: len:0
 330 gc_liveness_def: len:0
 331 gc_liveness_use: len:0
 332 gc_spill_slot_liveness_def: len:0
 333 gc_param_slot_liveness_def: len:0