mono/mini/cpu-amd64.md

   1 # x86-class cpu description file
   2 # this file is read by genmdesc to pruduce a table with all the relevant information
   3 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   4 # and other parts of the arch-dependent part of mini.
   5 #
   6 # An opcode name is followed by a colon and optional specifiers.
   7 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
   8 # Here is a description of the specifiers valid for this file and their possible values.
   9 #
  10 # dest:register       describes the destination register of an instruction
  11 # src1:register       describes the first source register of an instruction
  12 # src2:register       describes the second source register of an instruction
  13 #
  14 #       i  integer register
  15 #       b  base register (used in address references)
  16 #       f  floating point register
  17 #       a  EAX register
  18 #   d  EDX register
  19 #       l  long reg (forced eax:edx)
  20 #   s  ECX register
  21 #   c  register which can be used as a byte register (RAX..RDX)
  22 #
  23 # len:number         describe the maximun length in bytes of the instruction
  24 #                    number is a positive integer.  If the length is not specified
  25 #                    it defaults to zero.   But lengths are only checked if the given opcode
  26 #                    is encountered during compilation. Some opcodes, like CONV_U4 are
  27 #                    transformed into other opcodes in the brg files, so they do not show up
  28 #                    during code generation.
  29 #
  30 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  31 #
  32 # clob:spec          describe if the instruction clobbers registers or has special needs
  33 #
  34 #       c  clobbers caller-save registers
  35 #       1  clobbers the first source register
  36 #       a  EAX is clobbered
  37 #   d  EDX is clobbered
  38 #       x  both the source operands are clobbered (xchg)
  39 #   m  sets an XMM reg
  40 #
  41 # flags:spec        describe if the instruction uses or sets the flags (unused)
  42 #
  43 #       s  sets the flags
  44 #       u  uses the flags
  45 #       m  uses and modifies the flags
  46 #
  47 # res:spec          describe what units are used in the processor (unused)
  48 #
  49 # delay:            describe delay slots (unused)
  50 #
  51 # the required specifiers are: len, clob (if registers are clobbered), the registers
  52 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  53 #
  54 # See the code in mini-x86.c for more details on how the specifiers are used.
  55 #
  56 break: len:2
  57 jmp: len:120
  58 br: len:6
  59 beq: len:8
  60 bge: len:8
  61 bgt: len:8
  62 ble: len:8
  63 blt: len:8
  64 bne.un: len:8
  65 bge.un: len:8
  66 bgt.un: len:8
  67 ble.un: len:8
  68 blt.un: len:8
  69 label: len:0
  70 add: dest:i src1:i src2:i len:3 clob:1
  71 sub: dest:i src1:i src2:i len:3 clob:1
  72 mul: dest:i src1:i src2:i len:4 clob:1
  73 div: dest:a src1:a src2:i len:16 clob:d
  74 div.un: dest:a src1:a src2:i len:16 clob:d
  75 rem: dest:d src1:a src2:i len:16 clob:a
  76 rem.un: dest:d src1:a src2:i len:16 clob:a
  77 and: dest:i src1:i src2:i len:3 clob:1
  78 or: dest:i src1:i src2:i len:3 clob:1
  79 xor: dest:i src1:i src2:i len:3 clob:1
  80 shl: dest:i src1:i src2:s clob:1 len:3
  81 shr: dest:i src1:i src2:s clob:1 len:3
  82 shr.un: dest:i src1:i src2:s clob:1 len:3
  83 neg: dest:i src1:i len:3 clob:1
  84 not: dest:i src1:i len:3 clob:1
  85 conv.i1: dest:i src1:i len:4
  86 conv.i2: dest:i src1:i len:4
  87 conv.i4: dest:i src1:i len:3
  88 conv.i8: dest:i src1:i len:3
  89 conv.r4: dest:f src1:i len:9
  90 conv.r8: dest:f src1:i len:9
  91 conv.u4: dest:i src1:i len:3
  92 conv.u8: dest:i src1:i len:3
  93 conv.r.un: dest:f src1:i len:8
  94
  95 throw: src1:i len:18
  96 rethrow: src1:i len:18
  97 start_handler: len:9
  98 endfinally: len:9
  99 endfilter: src1:a len:9
 100
 101 conv.ovf.i4.un: dest:i src1:i len:16
 102 conv.ovf.u4.un:
 103 conv.ovf.u4: dest:i src1:i len:15
 104 ckfinite: dest:f src1:f len:43
 105 conv.u2: dest:i src1:i len:4
 106 conv.u1: dest:i src1:i len:4
 107 conv.i: dest:i src1:i len:4
 108 mul.ovf: dest:i src1:i src2:i clob:1 len:10
 109 # this opcode is handled specially in the code generator
 110 mul.ovf.un: dest:i src1:i src2:i len:18
 111 conv.u: dest:i src1:i len:4
 112 ceq: dest:c len:8
 113 cgt: dest:c len:8
 114 cgt.un: dest:c len:8
 115 clt: dest:c len:8
 116 clt.un: dest:c len:8
 117 localloc: dest:i src1:i len:84
 118 compare: src1:i src2:i len:3
 119 lcompare: src1:i src2:i len:3
 120 icompare: src1:i src2:i len:3
 121 compare_imm: src1:i len:13
 122 icompare_imm: src1:i len:8
 123 fcompare: src1:f src2:f clob:a len:13
 124 oparglist: src1:b len:11
 125 outarg: src1:i len:2
 126 outarg_imm: len:6
 127 setret: dest:a src1:i len:3
 128 setlret: dest:i src1:i src2:i len:5
 129 checkthis: src1:b len:5
 130 call: dest:a clob:c len:64
 131 voidcall: clob:c len:64
 132 voidcall_reg: src1:i clob:c len:64
 133 voidcall_membase: src1:b clob:c len:64
 134 fcall: dest:f len:64 clob:c
 135 fcall_reg: dest:f src1:i len:64 clob:c
 136 fcall_membase: dest:f src1:b len:64 clob:c
 137 lcall: dest:a len:64 clob:c
 138 lcall_reg: dest:a src1:i len:64 clob:c
 139 lcall_membase: dest:a src1:b len:64 clob:c
 140 vcall: len:64 clob:c
 141 vcall_reg: src1:i len:64 clob:c
 142 vcall_membase: src1:b len:64 clob:c
 143 call_reg: dest:a src1:i len:64 clob:c
 144 call_membase: dest:a src1:b len:64 clob:c
 145 iconst: dest:i len:10
 146 i8const: dest:i len:18
 147 r4const: dest:f len:14
 148 r8const: dest:f len:9
 149 store_membase_imm: dest:b len:15
 150 store_membase_reg: dest:b src1:i len:9
 151 storei8_membase_reg: dest:b src1:i len:9
 152 storei1_membase_imm: dest:b len:11
 153 storei1_membase_reg: dest:b src1:c len:9
 154 storei2_membase_imm: dest:b len:13
 155 storei2_membase_reg: dest:b src1:i len:9
 156 storei4_membase_imm: dest:b len:13
 157 storei4_membase_reg: dest:b src1:i len:9
 158 storei8_membase_imm: dest:b len:18
 159 storer4_membase_reg: dest:b src1:f len:15
 160 storer8_membase_reg: dest:b src1:f len:10
 161 load_membase: dest:i src1:b len:15
 162 loadi1_membase: dest:c src1:b len:9
 163 loadu1_membase: dest:c src1:b len:9
 164 loadi2_membase: dest:i src1:b len:9
 165 loadu2_membase: dest:i src1:b len:9
 166 loadi4_membase: dest:i src1:b len:9
 167 loadu4_membase: dest:i src1:b len:9
 168 loadi8_membase: dest:i src1:b len:18
 169 loadr4_membase: dest:f src1:b len:16
 170 loadr8_membase: dest:f src1:b len:16
 171 loadr8_spill_membase: src1:b len:9
 172 loadu4_mem: dest:i len:10
 173 amd64_loadi8_memindex: dest:i src1:i src2:i len:10
 174 move: dest:i src1:i len:3
 175 add_imm: dest:i src1:i len:8 clob:1
 176 sub_imm: dest:i src1:i len:8 clob:1
 177 mul_imm: dest:i src1:i len:11
 178 # there is no actual support for division or reminder by immediate
 179 # we simulate them, though (but we need to change the burg rules
 180 # to allocate a symbolic reg for src2)
 181 div_imm: dest:a src1:i src2:i len:16 clob:d
 182 div_un_imm: dest:a src1:i src2:i len:16 clob:d
 183 rem_imm: dest:d src1:i src2:i len:16 clob:a
 184 rem_un_imm: dest:d src1:i src2:i len:16 clob:a
 185 and_imm: dest:i src1:i len:8 clob:1
 186 or_imm: dest:i src1:i len:8 clob:1
 187 xor_imm: dest:i src1:i len:8 clob:1
 188 shl_imm: dest:i src1:i len:8 clob:1
 189 shr_imm: dest:i src1:i len:8 clob:1
 190 shr_un_imm: dest:i src1:i len:8 clob:1
 191 cond_exc_eq: len:8
 192 cond_exc_ne_un: len:8
 193 cond_exc_lt: len:8
 194 cond_exc_lt_un: len:8
 195 cond_exc_gt: len:8
 196 cond_exc_gt_un: len:8
 197 cond_exc_ge: len:8
 198 cond_exc_ge_un: len:8
 199 cond_exc_le: len:8
 200 cond_exc_le_un: len:8
 201 cond_exc_ov: len:8
 202 cond_exc_no: len:8
 203 cond_exc_c: len:8
 204 cond_exc_nc: len:8
 205 cond_exc_iov: len:8
 206 cond_exc_ic: len:8
 207
 208 long_add: dest:i src1:i src2:i len:3 clob:1
 209 long_mul: dest:i src1:i src2:i clob:1 len:4
 210 long_mul_imm: dest:i src1:i clob:1 len:12
 211 long_div: dest:a src1:a src2:i len:16 clob:d
 212 long_div_un: dest:a src1:a src2:i len:16 clob:d
 213 long_rem: dest:d src1:a src2:i len:16 clob:a
 214 long_rem_un: dest:d src1:a src2:i len:16 clob:a
 215 long_and: dest:i src1:i src2:i len:3 clob:1
 216 long_or: dest:i src1:i src2:i len:3 clob:1
 217 long_xor: dest:i src1:i src2:i len:3 clob:1
 218 long_shl: dest:i src1:i src2:s clob:1 len:31
 219 long_shr: dest:i src1:i src2:s clob:1 len:32
 220 long_shr_un: dest:i src1:i src2:s clob:1 len:32
 221 long_min: dest:i src1:i src2:i len:16 clob:1
 222 long_max: dest:i src1:i src2:i len:16 clob:1
 223
 224 long_conv_to_r4: dest:f src1:i len:8
 225 long_conv_to_r8: dest:f src1:i len:8
 226 long_conv_to_ovf_i: dest:i src1:i src2:i len:40
 227 long_mul_ovf: dest:i src1:i src2:i clob:1 len:16
 228 long_mul_ovf_un: dest:i src1:i src2:i len:22
 229 long_conv_to_r_un: dest:f src1:i len:64
 230 long_shr_imm: dest:i src1:i clob:1 len:11
 231 long_shr_un_imm: dest:i src1:i clob:1 len:11
 232 long_shl_imm: dest:i src1:i clob:1 len:11
 233
 234 float_beq: len:13
 235 float_bne_un: len:18
 236 float_blt: len:13
 237 float_blt_un: len:30
 238 float_bgt: len:13
 239 float_btg_un: len:30
 240 float_bge: len:32
 241 float_bge_un: len:13
 242 float_ble: len:32
 243 float_ble_un: len:13
 244 float_add: dest:f src1:f src2:f len:5
 245 float_sub: dest:f src1:f src2:f len:5
 246 float_mul: dest:f src1:f src2:f len:5
 247 float_div: dest:f src1:f src2:f len:5
 248 float_div_un: dest:f src1:f src2:f len:5
 249 float_rem: dest:f src1:f src2:f len:19
 250 float_rem_un: dest:f src1:f src2:f len:19
 251 float_neg: dest:f src1:f len:23
 252 float_not: dest:f src1:f len:3
 253 float_conv_to_i1: dest:i src1:f len:49
 254 float_conv_to_i2: dest:i src1:f len:49
 255 float_conv_to_i4: dest:i src1:f len:49
 256 float_conv_to_i8: dest:i src1:f len:49
 257 float_conv_to_u4: dest:i src1:f len:49
 258 float_conv_to_u8: dest:i src1:f len:49
 259 float_conv_to_u2: dest:i src1:f len:49
 260 float_conv_to_u1: dest:i src1:f len:49
 261 float_conv_to_i: dest:i src1:f len:49
 262 float_conv_to_ovf_i: dest:a src1:f len:40
 263 float_conv_to_ovd_u: dest:a src1:f len:40
 264 float_mul_ovf:
 265 float_ceq: dest:i src1:f src2:f len:35
 266 float_cgt: dest:i src1:f src2:f len:35
 267 float_cgt_un: dest:i src1:f src2:f len:48
 268 float_clt: dest:i src1:f src2:f len:35
 269 float_clt_un: dest:i src1:f src2:f len:42
 270 float_ceq_membase: dest:i src1:f src2:b len:35
 271 float_cgt_membase: dest:i src1:f src2:b len:35
 272 float_cgt_un_membase: dest:i src1:f src2:b len:48
 273 float_clt_membase: dest:i src1:f src2:b len:35
 274 float_clt_un_membase: dest:i src1:f src2:b len:42
 275 float_conv_to_u: dest:i src1:f len:46
 276 fmove: dest:f src1:f len:8
 277 call_handler: len:14
 278 aot_const: dest:i len:10
 279 x86_test_null: src1:i len:5
 280 x86_compare_membase_reg: src1:b src2:i len:9
 281 x86_compare_membase_imm: src1:b len:13
 282 x86_compare_reg_membase: src1:i src2:b len:8
 283 x86_inc_reg: dest:i src1:i clob:1 len:3
 284 x86_inc_membase: src1:b len:8
 285 x86_dec_reg: dest:i src1:i clob:1 len:3
 286 x86_dec_membase: src1:b len:8
 287 x86_add_membase_imm: src1:b len:13
 288 x86_sub_membase_imm: src1:b len:13
 289 x86_push: src1:i len:3
 290 x86_push_imm: len:6
 291 x86_push_membase: src1:b len:8
 292 x86_push_obj: src1:b len:40
 293 x86_lea: dest:i src1:i src2:i len:8
 294 x86_lea_membase: dest:i src1:i len:11
 295 x86_xchg: src1:i src2:i clob:x len:2
 296 x86_fpop: src1:f len:3
 297 x86_fp_load_i8: dest:f src1:b len:8
 298 x86_fp_load_i4: dest:f src1:b len:8
 299 x86_seteq_membase: src1:b len:9
 300 x86_add_membase: dest:i src1:i src2:b clob:1 len:13
 301 x86_sub_membase: dest:i src1:i src2:b clob:1 len:13
 302 x86_mul_membase: dest:i src1:i src2:b clob:1 len:14
 303 tls_get: dest:i len:16
 304 amd64_test_null: src1:i len:5
 305 amd64_icompare_membase_reg: src1:b src2:i len:8
 306 amd64_icompare_membase_imm: src1:b len:13
 307 amd64_icompare_reg_membase: src1:i src2:b len:8
 308 amd64_set_xmmreg_r4: dest:f src1:f len:14 clob:m
 309 amd64_set_xmmreg_r8: dest:f src1:f len:14 clob:m
 310 amd64_save_sp_to_lmf: len:16
 311 atomic_add_i4: src1:b src2:i dest:i len:32
 312 atomic_add_new_i4: src1:b src2:i dest:i len:32
 313 atomic_exchange_i4: src1:b src2:i dest:i len:32
 314 atomic_add_i8: src1:b src2:i dest:i len:32
 315 atomic_add_new_i8: src1:b src2:i dest:i len:32
 316 atomic_exchange_i8: src1:b src2:i dest:i len:32
 317 memory_barrier: len:16
 318 adc: dest:i src1:i src2:i len:3 clob:1
 319 addcc: dest:i src1:i src2:i len:3 clob:1
 320 subcc: dest:i src1:i src2:i len:3 clob:1
 321 adc_imm: dest:i src1:i len:8 clob:1
 322 sbb: dest:i src1:i src2:i len:3 clob:1
 323 sbb_imm: dest:i src1:i len:8 clob:1
 324 br_reg: src1:i len:3
 325 sin: dest:f src1:f len:32
 326 cos: dest:f src1:f len:32
 327 abs: dest:f src1:f len:32
 328 tan: dest:f src1:f len:59
 329 atan: dest:f src1:f len:9
 330 sqrt: dest:f src1:f len:32
 331 bigmul: len:3 dest:i src1:a src2:i
 332 bigmul_un: len:3 dest:i src1:a src2:i
 333 sext_i1: dest:i src1:i len:4
 334 sext_i2: dest:i src1:i len:4
 335 sext_i4: dest:i src1:i len:8
 336
 337 # 32 bit opcodes
 338 int_add: dest:i src1:i src2:i clob:1 len:4
 339 int_sub: dest:i src1:i src2:i clob:1 len:4
 340 int_mul: dest:i src1:i src2:i clob:1 len:4
 341 int_mul_ovf: dest:i src1:i src2:i clob:1 len:32
 342 int_mul_ovf_un: dest:i src1:i src2:i clob:1 len:32
 343 int_div: dest:a src1:a src2:i clob:d len:32
 344 int_div_un: dest:a src1:a src2:i clob:d len:32
 345 int_rem: dest:d src1:a src2:i clob:a len:32
 346 int_rem_un: dest:d src1:a src2:i clob:a len:32
 347 int_and: dest:i src1:i src2:i clob:1 len:4
 348 int_or: dest:i src1:i src2:i clob:1 len:4
 349 int_xor: dest:i src1:i src2:i clob:1 len:4
 350 int_shl: dest:i src1:i src2:s clob:1 len:4
 351 int_shr: dest:i src1:i src2:s clob:1 len:4
 352 int_shr_un: dest:i src1:i src2:s clob:1 len:4
 353 int_adc: dest:i src1:i src2:i clob:1 len:4
 354 int_adc_imm: dest:i src1:i clob:1 len:8
 355 int_sbb: dest:i src1:i src2:i clob:1 len:4
 356 int_sbb_imm: dest:i src1:i clob:1 len:8
 357 int_addcc: dest:i src1:i src2:i clob:1 len:16
 358 int_subcc: dest:i src1:i src2:i clob:1 len:16
 359 int_add_imm: dest:i src1:i clob:1 len:8
 360 int_sub_imm: dest:i src1:i clob:1 len:8
 361 int_mul_imm: dest:i src1:i clob:1 len:32
 362 int_div_imm: dest:a src1:i clob:d len:32
 363 int_div_un_imm: dest:a src1:i clob:d len:32
 364 int_rem_imm: dest:d src1:i clob:a len:32
 365 int_rem_un_imm: dest:d src1:i clob:a len:32
 366 int_and_imm: dest:i src1:i clob:1 len:8
 367 int_or_imm: dest:i src1:i clob:1 len:8
 368 int_xor_imm: dest:i src1:i clob:1 len:8
 369 int_shl_imm: dest:i src1:i clob:1 len:8
 370 int_shr_imm: dest:i src1:i clob:1 len:8
 371 int_shr_un_imm: dest:i src1:i clob:1 len:8
 372 int_min: dest:i src1:i src2:i len:16 clob:1
 373 int_max: dest:i src1:i src2:i len:16 clob:1
 374
 375 int_neg: dest:i src1:i clob:1 len:4
 376 int_not: dest:i src1:i clob:1 len:4
 377 int_ceq: dest:c len:8
 378 int_cgt: dest:c len:8
 379 int_cgt_un: dest:c len:8
 380 int_clt: dest:c len:8
 381 int_clt_un: dest:c len:8
 382 int_beq: len:8
 383 int_bne_un: len:8
 384 int_blt: len:8
 385 int_blt_un: len:8
 386 int_bgt: len:8
 387 int_bgt_un: len:8
 388 int_bge: len:8
 389 int_bge_un: len:8
 390 int_ble: len:8
 391 int_ble_un: len:8
 392