mono/mini/cpu-amd64.md

   1 # x86-class cpu description file
   2 # this file is read by genmdesc to pruduce a table with all the relevant information
   3 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   4 # and other parts of the arch-dependent part of mini.
   5 #
   6 # An opcode name is followed by a colon and optional specifiers.
   7 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
   8 # Here is a description of the specifiers valid for this file and their possible values.
   9 #
  10 # dest:register       describes the destination register of an instruction
  11 # src1:register       describes the first source register of an instruction
  12 # src2:register       describes the second source register of an instruction
  13 #
  14 # register may have the following values:
  15 #       i  integer register
  16 #       b  base register (used in address references)
  17 #       f  floating point register
  18 #       a  EAX register
  19 #       d  EDX register
  20 #       l  long reg (forced eax:edx)
  21 #
  22 # len:number         describe the maximun length in bytes of the instruction
  23 #                    number is a positive integer.  If the length is not specified
  24 #                    it defaults to zero.   But lengths are only checked if the given opcode
  25 #                    is encountered during compilation. Some opcodes, like CONV_U4 are
  26 #                    transformed into other opcodes in the brg files, so they do not show up
  27 #                    during code generation.
  28 #
  29 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  30 #
  31 # clob:spec          describe if the instruction clobbers registers or has special needs
  32 #
  33 # spec can be one of the following characters:
  34 #       c  clobbers caller-save registers
  35 #       1  clobbers the first source register
  36 #       a  EAX is clobbered
  37 #   d  EAX and EDX are clobbered
  38 #       s  the src2 operand needs to be in ECX (shift opcodes)
  39 #       x  both the source operands are clobbered (xchg)
  40 #   m  sets an XMM reg
  41 #
  42 # flags:spec        describe if the instruction uses or sets the flags (unused)
  43 #
  44 # spec can be one of the following chars:
  45 #       s  sets the flags
  46 #       u  uses the flags
  47 #       m  uses and modifies the flags
  48 #
  49 # res:spec          describe what units are used in the processor (unused)
  50 #
  51 # delay:            describe delay slots (unused)
  52 #
  53 # the required specifiers are: len, clob (if registers are clobbered), the registers
  54 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  55 #
  56 # See the code in mini-x86.c for more details on how the specifiers are used.
  57 #
  58 nop:
  59 break: len:2
  60 jmp: len:42
  61 br.s:
  62 brfalse.s:
  63 brtrue.s:
  64 br: len:6
  65 brfalse:
  66 brtrue:
  67 beq: len:8
  68 bge: len:8
  69 bgt: len:8
  70 ble: len:8
  71 blt: len:8
  72 bne.un: len:8
  73 bge.un: len:8
  74 bgt.un: len:8
  75 ble.un: len:8
  76 blt.un: len:8
  77 switch:
  78 ldind.i1: dest:i len:8
  79 ldind.u1: dest:i len:8
  80 ldind.i2: dest:i len:8
  81 ldind.u2: dest:i len:8
  82 ldind.i4: dest:i len:9
  83 ldind.u4: dest:i len:8
  84 ldind.i8:
  85 ldind.i: dest:i len:8
  86 ldind.r4:
  87 ldind.r8:
  88 ldind.ref: dest:i len:8
  89 stind.ref: src1:b src2:i
  90 stind.i1: src1:b src2:i
  91 stind.i2: src1:b src2:i
  92 stind.i4: src1:b src2:i
  93 stind.i8:
  94 stind.r4: dest:f src1:b
  95 stind.r8: dest:f src1:b
  96 add: dest:i src1:i src2:i len:3 clob:1
  97 sub: dest:i src1:i src2:i len:3 clob:1
  98 mul: dest:i src1:i src2:i len:4 clob:1
  99 div: dest:a src1:a src2:i len:16 clob:d
 100 div.un: dest:a src1:a src2:i len:16 clob:d
 101 rem: dest:d src1:a src2:i len:16 clob:d
 102 rem.un: dest:d src1:a src2:i len:16 clob:d
 103 and: dest:i src1:i src2:i len:3 clob:1
 104 or: dest:i src1:i src2:i len:3 clob:1
 105 xor: dest:i src1:i src2:i len:3 clob:1
 106 shl: dest:i src1:i src2:i clob:s len:3
 107 shr: dest:i src1:i src2:i clob:s len:3
 108 shr.un: dest:i src1:i src2:i clob:s len:3
 109 neg: dest:i src1:i len:3 clob:1
 110 not: dest:i src1:i len:3 clob:1
 111 conv.i1: dest:i src1:i len:4
 112 conv.i2: dest:i src1:i len:4
 113 conv.i4: dest:i src1:i len:3
 114 conv.i8: dest:i src1:i len:3
 115 conv.r4: dest:f src1:i len:9
 116 conv.r8: dest:f src1:i len:9
 117 conv.u4: dest:i src1:i len:3
 118 conv.u8: dest:i src1:i len:3
 119 callvirt:
 120 cpobj:
 121 ldobj:
 122 ldstr:
 123 castclass:
 124 isinst:
 125 conv.r.un: dest:f src1:i len:8
 126 unbox:
 127 throw: src1:i len:18
 128 op_rethrow: src1:i len:18
 129 ldfld:
 130 ldflda:
 131 stfld:
 132 ldsfld:
 133 ldsflda:
 134 stsfld:
 135 stobj:
 136 conv.ovf.i1.un:
 137 conv.ovf.i2.un:
 138 conv.ovf.i4.un: dest:i src1:i len:16
 139 conv.ovf.i8.un:
 140 conv.ovf.u1.un:
 141 conv.ovf.u2.un:
 142 conv.ovf.u4.un:
 143 conv.ovf.u8.un:
 144 conv.ovf.i.un:
 145 conv.ovf.u.un:
 146 box:
 147 newarr:
 148 ldlen:
 149 ldelema:
 150 ldelem.i1:
 151 ldelem.u1:
 152 ldelem.i2:
 153 ldelem.u2:
 154 ldelem.i4:
 155 ldelem.u4:
 156 ldelem.i8:
 157 ldelem.i:
 158 ldelem.r4:
 159 ldelem.r8:
 160 ldelem.ref:
 161 stelem.i:
 162 stelem.i1:
 163 stelem.i2:
 164 stelem.i4:
 165 stelem.i8:
 166 stelem.r4:
 167 stelem.r8:
 168 stelem.ref:
 169 conv.ovf.i1:
 170 conv.ovf.u1:
 171 conv.ovf.i2:
 172 conv.ovf.u2:
 173 conv.ovf.i4:
 174 conv.ovf.u4: dest:i src1:i len:15
 175 conv.ovf.i8:
 176 conv.ovf.u8:
 177 refanyval:
 178 ckfinite: dest:f src1:f len:39
 179 mkrefany:
 180 ldtoken:
 181 conv.u2: dest:i src1:i len:4
 182 conv.u1: dest:i src1:i len:4
 183 conv.i: dest:i src1:i len:4
 184 conv.ovf.i:
 185 conv.ovf.u:
 186 add.ovf:
 187 add.ovf.un:
 188 mul.ovf: dest:i src1:i src2:i clob:1 len:10
 189 # this opcode is handled specially in the code generator
 190 mul.ovf.un: dest:i src1:i src2:i len:18
 191 sub.ovf:
 192 sub.ovf.un:
 193 endfinally:
 194 leave:
 195 leave.s:
 196 stind.i:
 197 conv.u: dest:i src1:i len:4
 198 prefix7:
 199 prefix6:
 200 prefix5:
 201 prefix4:
 202 prefix3:
 203 prefix2:
 204 prefix1:
 205 prefixref:
 206 arglist:
 207 ceq: dest:i len:8
 208 cgt: dest:i len:8
 209 cgt.un: dest:i len:8
 210 clt: dest:i len:8
 211 clt.un: dest:i len:8
 212 ldftn:
 213 ldvirtftn:
 214 ldarg:
 215 ldarga:
 216 starg:
 217 ldloc:
 218 ldloca:
 219 stloc:
 220 localloc: dest:i src1:i len:84
 221 endfilter:
 222 unaligned.:
 223 volatile.:
 224 tail.:
 225 initobj:
 226 cpblk:
 227 initblk:
 228 sizeof:
 229 refanytype:
 230 illegal:
 231 endmac:
 232 mono_objaddr:
 233 mono_ldptr:
 234 mono_vtaddr:
 235 mono_newobj:
 236 mono_retobj:
 237 load:
 238 ldaddr:
 239 store:
 240 phi:
 241 rename:
 242 compare: src1:i src2:i len:3
 243 lcompare: src1:i src2:i len:3
 244 icompare: src1:i src2:i len:3
 245 compare_imm: src1:i len:13
 246 icompare_imm: src1:i len:8
 247 fcompare: src1:f src2:f clob:a len:13
 248 local:
 249 arg:
 250 oparglist: src1:b len:11
 251 outarg: src1:i len:2
 252 outarg_imm: len:6
 253 retarg:
 254 setret: dest:a src1:i len:3
 255 setlret: dest:i src1:i src2:i len:5
 256 checkthis: src1:b len:5
 257 call: dest:a clob:c len:64
 258 ret: len:2
 259 voidcall: clob:c len:64
 260 voidcall_reg: src1:i clob:c len:64
 261 voidcall_membase: src1:b clob:c len:64
 262 fcall: dest:f len:64 clob:c
 263 fcall_reg: dest:f src1:i len:64 clob:c
 264 fcall_membase: dest:f src1:b len:64 clob:c
 265 lcall: dest:i len:64 clob:c
 266 lcall_reg: dest:i src1:i len:64 clob:c
 267 lcall_membase: dest:i src1:b len:64 clob:c
 268 vcall: len:64 clob:c
 269 vcall_reg: src1:i len:64 clob:c
 270 vcall_membase: src1:b len:64 clob:c
 271 call_reg: dest:a src1:i len:64 clob:c
 272 call_membase: dest:a src1:b len:64 clob:c
 273 trap:
 274 iconst: dest:i len:10
 275 i8const: dest:i len:18
 276 r4const: dest:f len:13
 277 r8const: dest:f len:9
 278 regvar:
 279 reg:
 280 regoffset:
 281 label:
 282 store_membase_imm: dest:b len:15
 283 store_membase_reg: dest:b src1:i len:9
 284 storei8_membase_reg: dest:b src1:i len:9
 285 storei1_membase_imm: dest:b len:11
 286 storei1_membase_reg: dest:b src1:i len:9
 287 storei2_membase_imm: dest:b len:13
 288 storei2_membase_reg: dest:b src1:i len:9
 289 storei4_membase_imm: dest:b len:13
 290 storei4_membase_reg: dest:b src1:i len:9
 291 storei8_membase_imm: dest:b len:18
 292 storer4_membase_reg: dest:b src1:f len:14
 293 storer8_membase_reg: dest:b src1:f len:9
 294 load_membase: dest:i src1:b len:14
 295 loadi1_membase: dest:i src1:b len:9
 296 loadu1_membase: dest:i src1:b len:9
 297 loadi2_membase: dest:i src1:b len:9
 298 loadu2_membase: dest:i src1:b len:9
 299 loadi4_membase: dest:i src1:b len:9
 300 loadu4_membase: dest:i src1:b len:9
 301 loadi8_membase: dest:i src1:b len:18
 302 loadr4_membase: dest:f src1:b len:13
 303 loadr8_membase: dest:f src1:b len:9
 304 loadr8_spill_membase: src1:b len:9
 305 loadu4_mem: dest:i len:10
 306 move: dest:i src1:i len:4
 307 setreg: dest:i src1:i len:4
 308 add_imm: dest:i src1:i len:8 clob:1
 309 sub_imm: dest:i src1:i len:8 clob:1
 310 mul_imm: dest:i src1:i len:8
 311 # there is no actual support for division or reminder by immediate
 312 # we simulate them, though (but we need to change the burg rules
 313 # to allocate a symbolic reg for src2)
 314 div_imm: dest:a src1:i src2:i len:16 clob:d
 315 div_un_imm: dest:a src1:i src2:i len:16 clob:d
 316 rem_imm: dest:d src1:i src2:i len:16 clob:d
 317 rem_un_imm: dest:d src1:i src2:i len:16 clob:d
 318 and_imm: dest:i src1:i len:8 clob:1
 319 or_imm: dest:i src1:i len:8 clob:1
 320 xor_imm: dest:i src1:i len:8 clob:1
 321 shl_imm: dest:i src1:i len:8 clob:1
 322 shr_imm: dest:i src1:i len:8 clob:1
 323 shr_un_imm: dest:i src1:i len:8 clob:1
 324 cond_exc_eq: len:8
 325 cond_exc_ne_un: len:8
 326 cond_exc_lt: len:8
 327 cond_exc_lt_un: len:8
 328 cond_exc_gt: len:8
 329 cond_exc_gt_un: len:8
 330 cond_exc_ge: len:8
 331 cond_exc_ge_un: len:8
 332 cond_exc_le: len:8
 333 cond_exc_le_un: len:8
 334 cond_exc_ov: len:8
 335 cond_exc_no: len:8
 336 cond_exc_c: len:8
 337 cond_exc_nc: len:8
 338 cond_exc_iov: len:8
 339 cond_exc_ic: len:8
 340 long_add:
 341 long_sub:
 342 long_mul:
 343 long_div:
 344 long_div_un:
 345 long_rem:
 346 long_rem_un:
 347 long_and:
 348 long_or:
 349 long_xor:
 350 long_shl: dest:i src1:i src2:i clob:s len:31
 351 long_shr: dest:i src1:i src2:i clob:s len:32
 352 long_shr_un: dest:i src1:i src2:i clob:s len:32
 353 long_neg:
 354 long_not:
 355 long_conv_to_i1:
 356 long_conv_to_i2:
 357 long_conv_to_i4:
 358 long_conv_to_i8:
 359 long_conv_to_r4: dest:f src1:i len:8
 360 long_conv_to_r8: dest:f src1:i len:8
 361 long_conv_to_u4:
 362 long_conv_to_u8:
 363 long_conv_to_u2:
 364 long_conv_to_u1:
 365 long_conv_to_i:
 366 long_conv_to_ovf_i: dest:i src1:i src2:i len:40
 367 long_conv_to_ovf_u:
 368 long_add_ovf:
 369 long_add_ovf_un:
 370 long_mul_ovf:
 371 long_mul_ovf_un:
 372 long_sub_ovf:
 373 long_sub_ovf_un:
 374 long_conv_to_ovf_i1_un:
 375 long_conv_to_ovf_i2_un:
 376 long_conv_to_ovf_i4_un:
 377 long_conv_to_ovf_i8_un:
 378 long_conv_to_ovf_u1_un:
 379 long_conv_to_ovf_u2_un:
 380 long_conv_to_ovf_u4_un:
 381 long_conv_to_ovf_u8_un:
 382 long_conv_to_ovf_i_un:
 383 long_conv_to_ovf_u_un:
 384 long_conv_to_ovf_i1:
 385 long_conv_to_ovf_u1:
 386 long_conv_to_ovf_i2:
 387 long_conv_to_ovf_u2:
 388 long_conv_to_ovf_i4:
 389 long_conv_to_ovf_u4:
 390 long_conv_to_ovf_i8:
 391 long_conv_to_ovf_u8:
 392 long_ceq:
 393 long_cgt:
 394 long_cgt_un:
 395 long_clt:
 396 long_clt_un:
 397 long_conv_to_r_un: dest:f src1:i src2:i len:48
 398 long_conv_to_u:
 399 long_shr_imm: dest:i src1:i len:11
 400 long_shr_un_imm: dest:i src1:i len:11
 401 long_shl_imm: dest:i src1:i len:11
 402 long_add_imm:
 403 long_sub_imm:
 404 long_beq:
 405 long_bne_un:
 406 long_blt:
 407 long_blt_un:
 408 long_bgt:
 409 long_btg_un:
 410 long_bge:
 411 long_bge_un:
 412 long_ble:
 413 long_ble_un:
 414 float_beq: len:13
 415 float_bne_un: len:18
 416 float_blt: len:13
 417 float_blt_un: len:30
 418 float_bgt: len:13
 419 float_btg_un: len:30
 420 float_bge: len:32
 421 float_bge_un: len:13
 422 float_ble: len:32
 423 float_ble_un: len:13
 424 float_add: dest:f src1:f src2:f len:5
 425 float_sub: dest:f src1:f src2:f len:5
 426 float_mul: dest:f src1:f src2:f len:5
 427 float_div: dest:f src1:f src2:f len:5
 428 float_div_un: dest:f src1:f src2:f len:5
 429 float_rem: dest:f src1:f src2:f len:19
 430 float_rem_un: dest:f src1:f src2:f len:19
 431 float_neg: dest:f src1:f len:19
 432 float_not: dest:f src1:f len:3
 433 float_conv_to_i1: dest:i src1:f len:49
 434 float_conv_to_i2: dest:i src1:f len:49
 435 float_conv_to_i4: dest:i src1:f len:49
 436 float_conv_to_i8: dest:i src1:f len:49
 437 float_conv_to_r4:
 438 float_conv_to_r8:
 439 float_conv_to_u4: dest:i src1:f len:49
 440 float_conv_to_u8: dest:i src1:f len:49
 441 float_conv_to_u2: dest:i src1:f len:49
 442 float_conv_to_u1: dest:i src1:f len:49
 443 float_conv_to_i: dest:i src1:f len:49
 444 float_conv_to_ovf_i: dest:a src1:f len:40
 445 float_conv_to_ovd_u: dest:a src1:f len:40
 446 float_add_ovf:
 447 float_add_ovf_un:
 448 float_mul_ovf:
 449 float_mul_ovf_un:
 450 float_sub_ovf:
 451 float_sub_ovf_un:
 452 float_conv_to_ovf_i1_un:
 453 float_conv_to_ovf_i2_un:
 454 float_conv_to_ovf_i4_un:
 455 float_conv_to_ovf_i8_un:
 456 float_conv_to_ovf_u1_un:
 457 float_conv_to_ovf_u2_un:
 458 float_conv_to_ovf_u4_un:
 459 float_conv_to_ovf_u8_un:
 460 float_conv_to_ovf_i_un:
 461 float_conv_to_ovf_u_un:
 462 float_conv_to_ovf_i1:
 463 float_conv_to_ovf_u1:
 464 float_conv_to_ovf_i2:
 465 float_conv_to_ovf_u2:
 466 float_conv_to_ovf_i4:
 467 float_conv_to_ovf_u4:
 468 float_conv_to_ovf_i8:
 469 float_conv_to_ovf_u8:
 470 float_ceq: dest:i src1:f src2:f len:35
 471 float_cgt: dest:i src1:f src2:f len:35
 472 float_cgt_un: dest:i src1:f src2:f len:48
 473 float_clt: dest:i src1:f src2:f len:35
 474 float_clt_un: dest:i src1:f src2:f len:42
 475 float_conv_to_u: dest:i src1:f len:46
 476 fmove: dest:f src1:f len:8
 477 call_handler: len:14
 478 aot_const: dest:i len:10
 479 x86_test_null: src1:i len:5
 480 x86_compare_membase_reg: src1:b src2:i len:9
 481 x86_compare_membase_imm: src1:b len:13
 482 x86_compare_reg_membase: src1:i src2:b len:8
 483 x86_inc_reg: dest:i src1:i clob:1 len:3
 484 x86_inc_membase: src1:b len:8
 485 x86_dec_reg: dest:i src1:i clob:1 len:3
 486 x86_dec_membase: src1:b len:8
 487 x86_add_membase_imm: src1:b len:13
 488 x86_sub_membase_imm: src1:b len:13
 489 x86_push: src1:i len:3
 490 x86_push_imm: len:6
 491 x86_push_membase: src1:b len:8
 492 x86_push_obj: src1:b len:40
 493 x86_lea: dest:i src1:i src2:i len:8
 494 x86_lea_membase: dest:i src1:i len:11
 495 x86_xchg: src1:i src2:i clob:x len:2
 496 x86_fpop: src1:f len:3
 497 x86_fp_load_i8: dest:f src1:b len:8
 498 x86_fp_load_i4: dest:f src1:b len:8
 499 x86_seteq_membase: src1:b len:9
 500 x86_add_membase: dest:i src1:i src2:b clob:1 len:13
 501 x86_sub_membase: dest:i src1:i src2:b clob:1 len:13
 502 x86_mul_membase: dest:i src1:i src2:b clob:1 len:14
 503 x86_tls_get: dest:i len:13
 504 amd64_test_null: src1:i len:5
 505 amd64_icompare_membase_reg: src1:b src2:i len:8
 506 amd64_icompare_membase_imm: src1:b len:13
 507 amd64_icompare_reg_membase: src1:i src2:b len:8
 508 amd64_set_xmmreg_r4: dest:f src1:f len:14 clob:m
 509 amd64_set_xmmreg_r8: dest:f src1:f len:14 clob:m
 510 adc: dest:i src1:i src2:i len:3 clob:1
 511 addcc: dest:i src1:i src2:i len:3 clob:1
 512 subcc: dest:i src1:i src2:i len:3 clob:1
 513 adc_imm: dest:i src1:i len:8 clob:1
 514 sbb: dest:i src1:i src2:i len:3 clob:1
 515 sbb_imm: dest:i src1:i len:8 clob:1
 516 br_reg: src1:i len:3
 517 sin: dest:f src1:f len:8
 518 cos: dest:f src1:f len:8
 519 abs: dest:f src1:f len:3
 520 tan: dest:f src1:f len:59
 521 atan: dest:f src1:f len:9
 522 sqrt: dest:f src1:f len:3
 523 op_bigmul: len:3 dest:i src1:a src2:i
 524 op_bigmul_un: len:3 dest:i src1:a src2:i
 525 sext_i1: dest:i src1:i len:4
 526 sext_i2: dest:i src1:i len:4
 527
 528 # 32 bit opcodes
 529 # FIXME: fix sizes
 530 int_add: dest:i src1:i src2:i clob:1 len:64
 531 int_sub: dest:i src1:i src2:i clob:1 len:64
 532 int_mul: dest:i src1:i src2:i clob:1 len:64
 533 int_mul_ovf: dest:i src1:i src2:i clob:1 len:64
 534 int_mul_ovf_un: dest:i src1:i src2:i clob:1 len:64
 535 int_div: dest:a src1:a src2:i clob:d len:64
 536 int_div_un: dest:a src1:a src2:i clob:d len:64
 537 int_rem: dest:d src1:a src2:i clob:d len:64
 538 int_rem_un: dest:d src1:a src2:i clob:d len:64
 539 int_and: dest:i src1:i src2:i clob:1 len:64
 540 int_or: dest:i src1:i src2:i clob:1 len:64
 541 int_xor: dest:i src1:i src2:i clob:1 len:64
 542 int_shl: dest:i src1:i src2:i clob:s len:64
 543 int_shr: dest:i src1:i src2:i clob:s len:64
 544 int_shr_un: dest:i src1:i src2:i clob:s len:64
 545 int_adc: dest:i src1:i src2:i clob:1 len:64
 546 int_adc_imm: dest:i src1:i clob:1 len:64
 547 int_sbb: dest:i src1:i src2:i clob:1 len:64
 548 int_sbb_imm: dest:i src1:i clob:1 len:64
 549 int_addcc: dest:i src1:i src2:i clob:1 len:64
 550 int_subcc: dest:i src1:i src2:i clob:1 len:64
 551 int_add_imm: dest:i src1:i clob:1 len:64
 552 int_sub_imm: dest:i src1:i clob:1 len:64
 553 int_mul_imm: dest:i src1:i clob:1 len:64
 554 int_div_imm: dest:a src1:i clob:d len:64
 555 int_div_un_imm: dest:a src1:i clob:d len:64
 556 int_rem_imm: dest:d src1:i clob:d len:64
 557 int_rem_un_imm: dest:d src1:i clob:d len:64
 558 int_and_imm: dest:i src1:i clob:1 len:64
 559 int_or_imm: dest:i src1:i clob:1 len:64
 560 int_xor_imm: dest:i src1:i clob:1 len:64
 561 int_shl_imm: dest:i src1:i clob:1 len:64
 562 int_shr_imm: dest:i src1:i clob:1 len:64
 563 int_shr_un_imm: dest:i src1:i clob:1 len:64
 564 int_neg: dest:i src1:i clob:1 len:64
 565 int_not: dest:i src1:i clob:1 len:64
 566 int_ceq: dest:i len:64
 567 int_cgt: dest:i len:64
 568 int_cgt_un: dest:i len:64
 569 int_clt: dest:i len:64
 570 int_clt_un: dest:i len:64
 571 int_beq: len:64
 572 int_bne_un: len:64
 573 int_blt: len:64
 574 int_blt_un: len:64
 575 int_bgt: len:64
 576 int_bgt_un: len:64
 577 int_bge: len:64
 578 int_bge_un: len:64
 579 int_ble: len:64
 580 int_ble_un: len:64
 581