mono/mini/cpu-alpha.md

   1 # Alpha-class cpu description file
   2 # this file is read by genmdesc to pruduce a table with all the relevant information
   3 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   4 # and other parts of the arch-dependent part of mini.
   5 #
   6 # An opcode name is followed by a colon and optional specifiers.
   7 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
   8 # Here is a description of the specifiers valid for this file and their possible values.
   9 #
  10 # dest:register       describes the destination register of an instruction
  11 # src1:register       describes the first source register of an instruction
  12 # src2:register       describes the second source register of an instruction
  13 #
  14 #       i  integer register
  15 #       b  base register (used in address references)
  16 #       f  floating point register
  17 #       a  alpha_at register
  18 #
  19 #   d  EDX register
  20 #       l  long reg (forced eax:edx)
  21 #   s  ECX register
  22 #   c  register which can be used as a byte register (RAX..RDX)
  23 #
  24 # len:number         describe the maximun length in bytes of the instruction
  25 #                    number is a positive integer.  If the length is not specified
  26 #                    it defaults to zero.   But lengths are only checked if the given opcode
  27 #                    is encountered during compilation. Some opcodes, like CONV_U4 are
  28 #                    transformed into other opcodes in the brg files, so they do not show up
  29 #                    during code generation.
  30 #
  31 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  32 #
  33 # clob:spec          describe if the instruction clobbers registers or has special needs
  34 #
  35 #       c  clobbers caller-save registers
  36 #       1  clobbers the first source register
  37 #       a  EAX is clobbered
  38 #   d  EDX is clobbered
  39 #       x  both the source operands are clobbered (xchg)
  40 #   m  sets an XMM reg
  41 #
  42 # flags:spec        describe if the instruction uses or sets the flags (unused)
  43 #
  44 #       s  sets the flags
  45 #       u  uses the flags
  46 #       m  uses and modifies the flags
  47 #
  48 # res:spec          describe what units are used in the processor (unused)
  49 #
  50 # delay:            describe delay slots (unused)
  51 #
  52 # the required specifiers are: len, clob (if registers are clobbered), the registers
  53 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  54 #
  55 # See the code in mini-x86.c for more details on how the specifiers are used.
  56 #
  57 arg:
  58 arglist:
  59 break: len:4
  60 jmp: len:48
  61 br: len:4
  62 beq: len:4
  63 bge: len:4
  64 bgt: len:4
  65 ble: len:4
  66 blt: len:4
  67 bne.un: len:4
  68 bge.un: len:4
  69 bgt.un: len:4
  70 ble.un: len:4
  71 blt.un: len:4
  72 label:
  73 ldind.i1: dest:i len:8
  74 ldind.u1: dest:i len:8
  75 ldind.i2: dest:i len:8
  76 ldind.u2: dest:i len:8
  77 ldind.i4: dest:i len:9
  78 ldind.u4: dest:i len:8
  79 ldind.i: dest:i len:8
  80 ldind.ref: dest:i len:8
  81 stind.ref: src1:b src2:i
  82 stind.i1: src1:b src2:i
  83 stind.i2: src1:b src2:i
  84 stind.i4: src1:b src2:i
  85 stind.r4: dest:f src1:b
  86 stind.r8: dest:f src1:b
  87 add: dest:i src1:i src2:i len:4
  88 sub: dest:i src1:i src2:i len:4
  89 mul: dest:i src1:i src2:i len:4
  90 div: dest:a src1:a src2:i len:16 clob:d
  91 div.un: dest:a src1:a src2:i len:16 clob:d
  92 rem: dest:d src1:a src2:i len:16 clob:a
  93 rem.un: dest:d src1:a src2:i len:16 clob:a
  94 and: dest:i src1:i src2:i len:4
  95 or: dest:i src1:i src2:i len:4
  96 xor: dest:i src1:i src2:i len:4
  97 shl: dest:i src1:i src2:i len:4
  98 shr: dest:i src1:i src2:i len:4
  99 shr.un: dest:i src1:i src2:i len:8
 100 neg: dest:i src1:i len:4
 101 not: dest:i src1:i len:4
 102 conv.i1: dest:i src1:i len:12
 103 conv.i2: dest:i src1:i len:12
 104 conv.i4: dest:i src1:i len:4
 105 conv.i8: dest:i src1:i len:4
 106 conv.r4: dest:f src1:i len:24
 107 conv.r8: dest:f src1:i len:24
 108 conv.u4: dest:i src1:i len:4
 109 conv.u8: dest:i src1:i len:4
 110 conv.r.un: dest:f src1:i len:8
 111 throw: src1:i len:20
 112 op_rethrow: src1:i len:20
 113 conv.ovf.i4.un: dest:i src1:i len:16
 114 conv.ovf.u4.un:
 115 conv.ovf.u4: dest:i src1:i len:15
 116 ckfinite: dest:f src1:f len:44
 117 conv.u2: dest:i src1:i len:4
 118 conv.u1: dest:i src1:i len:4
 119 conv.i: dest:i src1:i len:4
 120 mul.ovf: dest:i src1:i src2:i clob:1 len:10
 121 # this opcode is handled specially in the code generator
 122 mul.ovf.un: dest:i src1:i src2:i len:18
 123 conv.u: dest:i src1:i len:4
 124 ceq: dest:c len:8
 125 cgt: dest:c len:8
 126 cgt.un: dest:c len:8
 127 clt: dest:c len:8
 128 clt.un: dest:c len:8
 129 localloc: dest:i src1:i src2:i len:40 clob:1
 130 compare: src1:i src2:i len:4
 131 lcompare: src1:i src2:i len:4
 132 icompare: src1:i src2:i len:4
 133 compare_imm: src1:i len:4
 134 icompare_imm: src1:i len:4
 135 fcompare: src1:f src2:f len:4
 136
 137 alpha_cmp_eq: src1:i src2:i len:4
 138 alpha_cmp_imm_eq: src1:i len:4
 139 alpha_cmp_ule: src1:i src2:i len:4
 140 alpha_cmp_imm_ule: src1:i len:4
 141 alpha_cmp_le: src1:i src2:i len:4
 142 alpha_cmp_imm_le: src1:i len:4
 143 alpha_cmp_lt: src1:i src2:i len:4
 144 alpha_cmp_imm_lt: src1:i len:4
 145 alpha_cmp_ult: src1:i src2:i len:4
 146 alpha_cmp_imm_ult: src1:i len:4
 147
 148 alpha_cmpt_un: src1:f src2:f len:4
 149 alpha_cmpt_un_su: src1:f src2:f len:4
 150 alpha_cmpt_eq: src1:f src2:f len:4
 151 alpha_cmpt_eq_su: src1:f src2:f len:4
 152 alpha_cmpt_lt: src1:f src2:f len:4
 153 alpha_cmpt_lt_su: src1:f src2:f len:4
 154 alpha_cmpt_le: src1:f src2:f len:4
 155 alpha_cmpt_le_su: src1:f src2:f len:4
 156
 157 oparglist: src1:b len:11
 158 outarg: src1:i len:4
 159 outarg_imm: len:6
 160 setret: dest:a src1:i len:4
 161 setlret: dest:i src1:i src2:i len:4
 162 checkthis: src1:b len:4
 163 call: dest:a clob:c len:64
 164 ret: len:4
 165 voidcall: clob:c len:64
 166 voidcall_reg: src1:i clob:c len:64
 167 voidcall_membase: src1:b clob:c len:64
 168 fcall: dest:f len:64 clob:c
 169 fcall_reg: dest:f src1:i len:64 clob:c
 170 fcall_membase: dest:f src1:b len:64 clob:c
 171 lcall: dest:a len:64 clob:c
 172 lcall_reg: dest:a src1:i len:64 clob:c
 173 lcall_membase: dest:a src1:b len:64 clob:c
 174 vcall: len:64 clob:c
 175 vcall_reg: src1:i len:64 clob:c
 176 vcall_membase: src1:b len:64 clob:c
 177 call_reg: dest:a src1:i len:64 clob:c
 178 call_membase: dest:a src1:b len:64 clob:c
 179 iconst: dest:i len:40
 180 i8const: dest:i len:40
 181 r4const: dest:f len:40
 182 r8const: dest:f len:40
 183 store_membase_imm: dest:b len:4
 184 store_membase_reg: dest:b src1:i len:4
 185 storei8_membase_reg: dest:b src1:i len:4
 186 storei1_membase_imm: dest:b len:4
 187 storei1_membase_reg: dest:b src1:c len:24
 188 storei2_membase_imm: dest:b len:4
 189 storei2_membase_reg: dest:b src1:i len:44
 190 storei4_membase_imm: dest:b len:4
 191 storei4_membase_reg: dest:b src1:i len:4
 192 storei8_membase_imm: dest:b len:4
 193 storer4_membase_reg: dest:b src1:f len:4
 194 storer8_membase_reg: dest:b src1:f len:4
 195 load_membase: dest:i src1:b len:4
 196 loadi1_membase: dest:c src1:b len:16
 197 loadu1_membase: dest:c src1:b len:12
 198 loadi2_membase: dest:i src1:b len:28
 199 loadu2_membase: dest:i src1:b len:24
 200 loadi4_membase: dest:i src1:b len:4
 201 loadu4_membase: dest:i src1:b len:8
 202 loadi8_membase: dest:i src1:b len:4
 203 loadr4_membase: dest:f src1:b len:4
 204 loadr8_membase: dest:f src1:b len:4
 205 loadr8_spill_membase: src1:b len:4
 206 loadu4_mem: dest:i len:4
 207 # amd64_loadi8_memindex: dest:i src1:i src2:i len:10
 208 move: dest:i src1:i len:4
 209 add_imm: dest:i src1:i len:4
 210 sub_imm: dest:i src1:i len:4
 211 mul_imm: dest:i src1:i len:11
 212 # there is no actual support for division or reminder by immediate
 213 # we simulate them, though (but we need to change the burg rules
 214 # to allocate a symbolic reg for src2)
 215 div_imm: dest:a src1:i src2:i len:16 clob:d
 216 div_un_imm: dest:a src1:i src2:i len:16 clob:d
 217 rem_imm: dest:d src1:i src2:i len:16 clob:a
 218 rem_un_imm: dest:d src1:i src2:i len:16 clob:a
 219 and_imm: dest:i src1:i len:4
 220 or_imm: dest:i src1:i len:4
 221 xor_imm: dest:i src1:i len:4
 222 shl_imm: dest:i src1:i len:4
 223 shr_imm: dest:i src1:i len:8
 224 shr_un_imm: dest:i src1:i len:8
 225 cond_exc_eq: len:8
 226 cond_exc_ne_un: len:8
 227 cond_exc_lt: len:8
 228 cond_exc_lt_un: len:8
 229 cond_exc_gt: len:28
 230 cond_exc_gt_un: len:28
 231 cond_exc_ge: len:8
 232 cond_exc_ge_un: len:8
 233 cond_exc_le: len:8
 234 cond_exc_le_un: len:8
 235 cond_exc_ov: len:8
 236 cond_exc_no: len:8
 237 cond_exc_c: len:8
 238 cond_exc_nc: len:8
 239 cond_exc_iov: len:8
 240 cond_exc_ic: len:8
 241 long_mul: dest:i src1:i src2:i clob:1 len:4
 242 long_mul_imm: dest:i src1:i clob:1 len:12
 243 long_div: dest:a src1:a src2:i len:16 clob:d
 244 long_div_un: dest:a src1:a src2:i len:16 clob:d
 245 long_rem: dest:d src1:a src2:i len:16 clob:a
 246 long_rem_un: dest:d src1:a src2:i len:16 clob:a
 247 long_shl: dest:i src1:i src2:i len:4
 248 long_shr: dest:i src1:i src2:i len:4
 249 long_shr_un: dest:i src1:i src2:i len:4
 250 long_conv_to_r4: dest:f src1:i len:24
 251 long_conv_to_r8: dest:f src1:i len:24
 252 long_conv_to_ovf_i: dest:i src1:i src2:i len:40
 253 long_mul_ovf: dest:i src1:i src2:i clob:1 len:16
 254 long_mul_ovf_un: dest:i src1:i src2:i len:22
 255 long_conv_to_r_un: dest:f src1:i src2:i len:48
 256 long_shr_imm: dest:i src1:i len:4
 257 long_shr_un_imm: dest:i src1:i len:4
 258 long_shl_imm: dest:i src1:i len:4
 259 float_beq: len:4
 260 float_bne_un: len:12
 261 float_blt: len:4
 262 float_blt_un: len:12
 263 float_bgt: len:4
 264 float_btg_un: len:12
 265 float_bge: len:4
 266 float_bge_un: len:12
 267 float_ble: len:4
 268 float_ble_un: len:12
 269 float_add: dest:f src1:f src2:f len:8
 270 float_sub: dest:f src1:f src2:f len:8
 271 float_mul: dest:f src1:f src2:f len:5
 272 float_div: dest:f src1:f src2:f len:8
 273 float_div_un: dest:f src1:f src2:f len:8
 274 float_rem: dest:f src1:f src2:f len:19
 275 float_rem_un: dest:f src1:f src2:f len:19
 276 float_neg: dest:f src1:f len:23
 277 float_not: dest:f src1:f len:3
 278 float_conv_to_i1: dest:i src1:f len:49
 279 float_conv_to_i2: dest:i src1:f len:49
 280 float_conv_to_i4: dest:i src1:f len:49
 281 float_conv_to_i8: dest:i src1:f len:49
 282 float_conv_to_u4: dest:i src1:f len:49
 283 float_conv_to_u8: dest:i src1:f len:49
 284 float_conv_to_u2: dest:i src1:f len:49
 285 float_conv_to_u1: dest:i src1:f len:49
 286 float_conv_to_i: dest:i src1:f len:49
 287 float_conv_to_ovf_i: dest:a src1:f len:40
 288 float_conv_to_ovd_u: dest:a src1:f len:40
 289 float_conv_to_r4: dest:f src1:f len:8
 290 float_conv_to_r8: dest:f src1:f len:8
 291 float_mul_ovf:
 292 float_ceq: dest:i src1:f src2:f len:35
 293 float_cgt: dest:i src1:f src2:f len:35
 294 float_cgt_un: dest:i src1:f src2:f len:48
 295 float_clt: dest:i src1:f src2:f len:35
 296 float_clt_un: dest:i src1:f src2:f len:42
 297 float_ceq_membase: dest:i src1:f src2:b len:35
 298 float_cgt_membase: dest:i src1:f src2:b len:35
 299 float_cgt_un_membase: dest:i src1:f src2:b len:48
 300 float_clt_membase: dest:i src1:f src2:b len:35
 301 float_clt_un_membase: dest:i src1:f src2:b len:42
 302 float_conv_to_u: dest:i src1:f len:46
 303 fmove: dest:f src1:f len:8
 304 call_handler: len:4
 305 start_handler: len:96
 306 endfinally: len:96
 307 op_endfilter: src1:i len:96
 308 aot_const: dest:i len:10
 309 # x86_test_null: src1:i len:5
 310 # x86_compare_membase_reg: src1:b src2:i len:9
 311 # x86_compare_membase_imm: src1:b len:13
 312 # x86_compare_reg_membase: src1:i src2:b len:8
 313 # x86_inc_reg: dest:i src1:i clob:1 len:3
 314 # x86_inc_membase: src1:b len:8
 315 # x86_dec_reg: dest:i src1:i clob:1 len:3
 316 # x86_dec_membase: src1:b len:8
 317 # x86_add_membase_imm: src1:b len:13
 318 # x86_sub_membase_imm: src1:b len:13
 319 # x86_push: src1:i len:3
 320 # x86_push_imm: len:6
 321 # x86_push_membase: src1:b len:8
 322 # x86_push_obj: src1:b len:40
 323 # x86_lea: dest:i src1:i src2:i len:8
 324 # x86_lea_membase: dest:i src1:i len:11
 325 # x86_xchg: src1:i src2:i clob:x len:2
 326 # x86_fpop: src1:f len:3
 327 # x86_fp_load_i8: dest:f src1:b len:8
 328 # x86_fp_load_i4: dest:f src1:b len:8
 329 # x86_seteq_membase: src1:b len:9
 330 # x86_add_membase: dest:i src1:i src2:b clob:1 len:13
 331 # x86_sub_membase: dest:i src1:i src2:b clob:1 len:13
 332 # x86_mul_membase: dest:i src1:i src2:b clob:1 len:14
 333 tls_get: dest:i len:13
 334 # amd64_test_null: src1:i len:5
 335 # amd64_icompare_membase_reg: src1:b src2:i len:8
 336 # amd64_icompare_membase_imm: src1:b len:13
 337 # amd64_icompare_reg_membase: src1:i src2:b len:8
 338 # amd64_set_xmmreg_r4: dest:f src1:f len:14 clob:m
 339 # amd64_set_xmmreg_r8: dest:f src1:f len:14 clob:m
 340 atomic_add_i4: src1:b src2:i dest:i len:32
 341 atomic_add_new_i4: src1:b src2:i dest:i len:32
 342 atomic_exchange_i4: src1:b src2:i dest:i len:32
 343 atomic_add_i8: src1:b src2:i dest:i len:32
 344 atomic_add_new_i8: src1:b src2:i dest:i len:32
 345 atomic_exchange_i8: src1:b src2:i dest:i len:32
 346 memory_barrier: len:16
 347 alpha_trapb: len:4
 348 adc: dest:i src1:i src2:i len:3 clob:1
 349 addcc: dest:i src1:i src2:i len:28
 350 subcc: dest:i src1:i src2:i len:28
 351 adc_imm: dest:i src1:i len:8 clob:1
 352 sbb: dest:i src1:i src2:i len:3 clob:1
 353 sbb_imm: dest:i src1:i len:8 clob:1
 354 br_reg: src1:i len:4
 355 sin: dest:f src1:f len:32
 356 cos: dest:f src1:f len:32
 357 abs: dest:f src1:f len:4
 358 tan: dest:f src1:f len:59
 359 atan: dest:f src1:f len:9
 360 sqrt: dest:f src1:f len:32
 361 op_bigmul: len:3 dest:i src1:a src2:i
 362 op_bigmul_un: len:3 dest:i src1:a src2:i
 363 sext_i1: dest:i src1:i len:8
 364 sext_i2: dest:i src1:i len:8
 365 sext_i4: dest:i src1:i len:8
 366
 367 # 32 bit opcodes
 368 # FIXME: fix sizes
 369 int_add: dest:i src1:i src2:i len:4
 370 int_sub: dest:i src1:i src2:i len:4
 371 int_mul: dest:i src1:i src2:i clob:1 len:64
 372 int_mul_ovf: dest:i src1:i src2:i clob:1 len:64
 373 int_mul_ovf_un: dest:i src1:i src2:i clob:1 len:64
 374 int_div: dest:a src1:a src2:i clob:d len:64
 375 int_div_un: dest:a src1:a src2:i clob:d len:64
 376 int_rem: dest:d src1:a src2:i clob:a len:64
 377 int_rem_un: dest:d src1:a src2:i clob:a len:64
 378 int_and: dest:i src1:i src2:i len:4
 379 int_or: dest:i src1:i src2:i len:4
 380 int_xor: dest:i src1:i src2:i len:4
 381 int_shl: dest:i src1:i src2:i len:8
 382 int_shr: dest:i src1:i src2:i len:8
 383 int_shr_un: dest:i src1:i src2:i len:8
 384 int_adc: dest:i src1:i src2:i clob:1 len:64
 385 int_adc_imm: dest:i src1:i clob:1 len:64
 386 int_sbb: dest:i src1:i src2:i clob:1 len:64
 387 int_sbb_imm: dest:i src1:i clob:1 len:64
 388 int_addcc: dest:i src1:i src2:i len:28
 389 int_subcc: dest:i src1:i src2:i len:28
 390 int_add_imm: dest:i src1:i len:4
 391 int_sub_imm: dest:i src1:i len:4
 392 int_mul_imm: dest:i src1:i clob:1 len:64
 393 int_div_imm: dest:a src1:i clob:d len:64
 394 int_div_un_imm: dest:a src1:i clob:d len:64
 395 int_rem_imm: dest:d src1:i clob:a len:64
 396 int_rem_un_imm: dest:d src1:i clob:a len:64
 397 int_and_imm: dest:i src1:i len:4
 398 int_or_imm: dest:i src1:i len:4
 399 int_xor_imm: dest:i src1:i len:4
 400 int_shl_imm: dest:i src1:i len:8
 401 int_shr_imm: dest:i src1:i len:8
 402 int_shr_un_imm: dest:i src1:i len:8
 403 int_neg: dest:i src1:i len:4
 404 int_not: dest:i src1:i len:4
 405 int_ceq: dest:c len:64
 406 int_cgt: dest:c len:64
 407 int_cgt_un: dest:c len:64
 408 int_clt: dest:c len:8
 409 int_clt_un: dest:c len:8
 410 int_beq: len:4
 411 int_bne_un: len:4
 412 int_blt: len:4
 413 int_blt_un: len:4
 414 int_bgt: len:4
 415 int_bgt_un: len:4
 416 int_bge: len:4
 417 int_bge_un: len:4
 418 int_ble: len:4
 419 int_ble_un: len:4
 420