mono/mini/cpu-alpha.md

   1 # Alpha-class cpu description file
   2 # this file is read by genmdesc to pruduce a table with all the relevant information
   3 # about the cpu instructions that may be used by the regsiter allocator, the scheduler
   4 # and other parts of the arch-dependent part of mini.
   5 #
   6 # An opcode name is followed by a colon and optional specifiers.
   7 # A specifier has a name, a colon and a value. Specifiers are separated by white space.
   8 # Here is a description of the specifiers valid for this file and their possible values.
   9 #
  10 # dest:register       describes the destination register of an instruction
  11 # src1:register       describes the first source register of an instruction
  12 # src2:register       describes the second source register of an instruction
  13 #
  14 #       i  integer register
  15 #       b  base register (used in address references)
  16 #       f  floating point register
  17 #       a  alpha_at register
  18 #
  19 #   d  EDX register
  20 #       l  long reg (forced eax:edx)
  21 #   s  ECX register
  22 #   c  register which can be used as a byte register (RAX..RDX)
  23 #
  24 # len:number         describe the maximun length in bytes of the instruction
  25 #                    number is a positive integer.  If the length is not specified
  26 #                    it defaults to zero.   But lengths are only checked if the given opcode
  27 #                    is encountered during compilation. Some opcodes, like CONV_U4 are
  28 #                    transformed into other opcodes in the brg files, so they do not show up
  29 #                    during code generation.
  30 #
  31 # cost:number        describe how many cycles are needed to complete the instruction (unused)
  32 #
  33 # clob:spec          describe if the instruction clobbers registers or has special needs
  34 #
  35 #       c  clobbers caller-save registers
  36 #       1  clobbers the first source register
  37 #       a  EAX is clobbered
  38 #   d  EDX is clobbered
  39 #       x  both the source operands are clobbered (xchg)
  40 #   m  sets an XMM reg
  41 #
  42 # flags:spec        describe if the instruction uses or sets the flags (unused)
  43 #
  44 #       s  sets the flags
  45 #       u  uses the flags
  46 #       m  uses and modifies the flags
  47 #
  48 # res:spec          describe what units are used in the processor (unused)
  49 #
  50 # delay:            describe delay slots (unused)
  51 #
  52 # the required specifiers are: len, clob (if registers are clobbered), the registers
  53 # specifiers if the registers are actually used, flags (when scheduling is implemented).
  54 #
  55 # See the code in mini-x86.c for more details on how the specifiers are used.
  56 #
  57 break: len:4
  58 jmp: len:48
  59 br: len:4
  60 beq: len:4
  61 bge: len:4
  62 bgt: len:4
  63 ble: len:4
  64 blt: len:4
  65 bne.un: len:4
  66 bge.un: len:4
  67 bgt.un: len:4
  68 ble.un: len:4
  69 blt.un: len:4
  70 label: len:0
  71 add: dest:i src1:i src2:i len:4
  72 sub: dest:i src1:i src2:i len:4
  73 mul: dest:i src1:i src2:i len:4
  74 div: dest:a src1:a src2:i len:16 clob:d
  75 div.un: dest:a src1:a src2:i len:16 clob:d
  76 rem: dest:d src1:a src2:i len:16 clob:a
  77 rem.un: dest:d src1:a src2:i len:16 clob:a
  78 and: dest:i src1:i src2:i len:4
  79 or: dest:i src1:i src2:i len:4
  80 xor: dest:i src1:i src2:i len:4
  81 shl: dest:i src1:i src2:i len:4
  82 shr: dest:i src1:i src2:i len:4
  83 shr.un: dest:i src1:i src2:i len:8
  84 neg: dest:i src1:i len:4
  85 not: dest:i src1:i len:4
  86 conv.i1: dest:i src1:i len:12
  87 conv.i2: dest:i src1:i len:12
  88 conv.i4: dest:i src1:i len:4
  89 conv.i8: dest:i src1:i len:4
  90 conv.r4: dest:f src1:i len:24
  91 conv.r8: dest:f src1:i len:24
  92 conv.u4: dest:i src1:i len:4
  93 conv.u8: dest:i src1:i len:4
  94 conv.r.un: dest:f src1:i len:8
  95 throw: src1:i len:20
  96 rethrow: src1:i len:20
  97 conv.ovf.i4.un: dest:i src1:i len:16
  98 conv.ovf.u4.un:
  99 conv.ovf.u4: dest:i src1:i len:15
 100 ckfinite: dest:f src1:f len:44
 101 conv.u2: dest:i src1:i len:4
 102 conv.u1: dest:i src1:i len:4
 103 conv.i: dest:i src1:i len:4
 104 mul.ovf: dest:i src1:i src2:i clob:1 len:10
 105 # this opcode is handled specially in the code generator
 106 mul.ovf.un: dest:i src1:i src2:i len:18
 107 conv.u: dest:i src1:i len:4
 108 ceq: dest:c len:8
 109 cgt: dest:c len:8
 110 cgt.un: dest:c len:8
 111 clt: dest:c len:8
 112 clt.un: dest:c len:8
 113 localloc: dest:i src1:i src2:i len:40 clob:1
 114 compare: src1:i src2:i len:4
 115 lcompare: src1:i src2:i len:4
 116 icompare: src1:i src2:i len:4
 117 compare_imm: src1:i len:4
 118 icompare_imm: src1:i len:4
 119 fcompare: src1:f src2:f len:4
 120
 121 alpha_cmp_eq: src1:i src2:i len:4
 122 alpha_cmp_imm_eq: src1:i len:4
 123 alpha_cmp_ule: src1:i src2:i len:4
 124 alpha_cmp_imm_ule: src1:i len:4
 125 alpha_cmp_le: src1:i src2:i len:4
 126 alpha_cmp_imm_le: src1:i len:4
 127 alpha_cmp_lt: src1:i src2:i len:4
 128 alpha_cmp_imm_lt: src1:i len:4
 129 alpha_cmp_ult: src1:i src2:i len:4
 130 alpha_cmp_imm_ult: src1:i len:4
 131
 132 alpha_cmpt_un: src1:f src2:f len:4
 133 alpha_cmpt_un_su: src1:f src2:f len:4
 134 alpha_cmpt_eq: src1:f src2:f len:4
 135 alpha_cmpt_eq_su: src1:f src2:f len:4
 136 alpha_cmpt_lt: src1:f src2:f len:4
 137 alpha_cmpt_lt_su: src1:f src2:f len:4
 138 alpha_cmpt_le: src1:f src2:f len:4
 139 alpha_cmpt_le_su: src1:f src2:f len:4
 140
 141 oparglist: src1:b len:11
 142 outarg: src1:i len:4
 143 outarg_imm: len:6
 144 setret: dest:a src1:i len:4
 145 setlret: dest:i src1:i src2:i len:4
 146 checkthis: src1:b len:4
 147 call: dest:a clob:c len:64
 148 ret: len:4
 149 voidcall: clob:c len:64
 150 voidcall_reg: src1:i clob:c len:64
 151 voidcall_membase: src1:b clob:c len:64
 152 fcall: dest:f len:64 clob:c
 153 fcall_reg: dest:f src1:i len:64 clob:c
 154 fcall_membase: dest:f src1:b len:64 clob:c
 155 lcall: dest:a len:64 clob:c
 156 lcall_reg: dest:a src1:i len:64 clob:c
 157 lcall_membase: dest:a src1:b len:64 clob:c
 158 vcall: len:64 clob:c
 159 vcall_reg: src1:i len:64 clob:c
 160 vcall_membase: src1:b len:64 clob:c
 161 call_reg: dest:a src1:i len:64 clob:c
 162 call_membase: dest:a src1:b len:64 clob:c
 163 iconst: dest:i len:40
 164 i8const: dest:i len:40
 165 r4const: dest:f len:40
 166 r8const: dest:f len:40
 167 store_membase_imm: dest:b len:4
 168 store_membase_reg: dest:b src1:i len:4
 169 storei8_membase_reg: dest:b src1:i len:4
 170 storei1_membase_imm: dest:b len:4
 171 storei1_membase_reg: dest:b src1:c len:24
 172 storei2_membase_imm: dest:b len:4
 173 storei2_membase_reg: dest:b src1:i len:44
 174 storei4_membase_imm: dest:b len:4
 175 storei4_membase_reg: dest:b src1:i len:4
 176 storei8_membase_imm: dest:b len:4
 177 storer4_membase_reg: dest:b src1:f len:4
 178 storer8_membase_reg: dest:b src1:f len:4
 179 load_membase: dest:i src1:b len:4
 180 loadi1_membase: dest:c src1:b len:16
 181 loadu1_membase: dest:c src1:b len:12
 182 loadi2_membase: dest:i src1:b len:28
 183 loadu2_membase: dest:i src1:b len:24
 184 loadi4_membase: dest:i src1:b len:4
 185 loadu4_membase: dest:i src1:b len:8
 186 loadi8_membase: dest:i src1:b len:4
 187 loadr4_membase: dest:f src1:b len:4
 188 loadr8_membase: dest:f src1:b len:4
 189 loadr8_spill_membase: src1:b len:4
 190 loadu4_mem: dest:i len:4
 191 # amd64_loadi8_memindex: dest:i src1:i src2:i len:10
 192 move: dest:i src1:i len:4
 193 add_imm: dest:i src1:i len:4
 194 sub_imm: dest:i src1:i len:4
 195 mul_imm: dest:i src1:i len:11
 196 # there is no actual support for division or reminder by immediate
 197 # we simulate them, though (but we need to change the burg rules
 198 # to allocate a symbolic reg for src2)
 199 div_imm: dest:a src1:i src2:i len:16 clob:d
 200 div_un_imm: dest:a src1:i src2:i len:16 clob:d
 201 rem_imm: dest:d src1:i src2:i len:16 clob:a
 202 rem_un_imm: dest:d src1:i src2:i len:16 clob:a
 203 and_imm: dest:i src1:i len:4
 204 or_imm: dest:i src1:i len:4
 205 xor_imm: dest:i src1:i len:4
 206 shl_imm: dest:i src1:i len:4
 207 shr_imm: dest:i src1:i len:8
 208 shr_un_imm: dest:i src1:i len:8
 209 cond_exc_eq: len:8
 210 cond_exc_ne_un: len:8
 211 cond_exc_lt: len:8
 212 cond_exc_lt_un: len:8
 213 cond_exc_gt: len:28
 214 cond_exc_gt_un: len:28
 215 cond_exc_ge: len:8
 216 cond_exc_ge_un: len:8
 217 cond_exc_le: len:8
 218 cond_exc_le_un: len:8
 219 cond_exc_ov: len:8
 220 cond_exc_no: len:8
 221 cond_exc_c: len:8
 222 cond_exc_nc: len:8
 223 cond_exc_iov: len:8
 224 cond_exc_ic: len:8
 225 long_mul: dest:i src1:i src2:i clob:1 len:4
 226 long_mul_imm: dest:i src1:i clob:1 len:12
 227 long_div: dest:a src1:a src2:i len:16 clob:d
 228 long_div_un: dest:a src1:a src2:i len:16 clob:d
 229 long_rem: dest:d src1:a src2:i len:16 clob:a
 230 long_rem_un: dest:d src1:a src2:i len:16 clob:a
 231 long_shl: dest:i src1:i src2:i len:4
 232 long_shr: dest:i src1:i src2:i len:4
 233 long_shr_un: dest:i src1:i src2:i len:4
 234 long_conv_to_r4: dest:f src1:i len:24
 235 long_conv_to_r8: dest:f src1:i len:24
 236 long_conv_to_ovf_i: dest:i src1:i src2:i len:40
 237 long_mul_ovf: dest:i src1:i src2:i clob:1 len:16
 238 long_mul_ovf_un: dest:i src1:i src2:i len:22
 239 long_conv_to_r_un: dest:f src1:i src2:i len:48
 240 long_shr_imm: dest:i src1:i len:4
 241 long_shr_un_imm: dest:i src1:i len:4
 242 long_shl_imm: dest:i src1:i len:4
 243 float_beq: len:4
 244 float_bne_un: len:12
 245 float_blt: len:4
 246 float_blt_un: len:12
 247 float_bgt: len:4
 248 float_btg_un: len:12
 249 float_bge: len:4
 250 float_bge_un: len:12
 251 float_ble: len:4
 252 float_ble_un: len:12
 253 float_add: dest:f src1:f src2:f len:8
 254 float_sub: dest:f src1:f src2:f len:8
 255 float_mul: dest:f src1:f src2:f len:5
 256 float_div: dest:f src1:f src2:f len:8
 257 float_div_un: dest:f src1:f src2:f len:8
 258 float_rem: dest:f src1:f src2:f len:19
 259 float_rem_un: dest:f src1:f src2:f len:19
 260 float_neg: dest:f src1:f len:23
 261 float_not: dest:f src1:f len:3
 262 float_conv_to_i1: dest:i src1:f len:49
 263 float_conv_to_i2: dest:i src1:f len:49
 264 float_conv_to_i4: dest:i src1:f len:49
 265 float_conv_to_i8: dest:i src1:f len:49
 266 float_conv_to_u4: dest:i src1:f len:49
 267 float_conv_to_u8: dest:i src1:f len:49
 268 float_conv_to_u2: dest:i src1:f len:49
 269 float_conv_to_u1: dest:i src1:f len:49
 270 float_conv_to_i: dest:i src1:f len:49
 271 float_conv_to_ovf_i: dest:a src1:f len:40
 272 float_conv_to_ovd_u: dest:a src1:f len:40
 273 float_conv_to_r4: dest:f src1:f len:8
 274 float_conv_to_r8: dest:f src1:f len:8
 275 float_mul_ovf:
 276 float_ceq: dest:i src1:f src2:f len:35
 277 float_cgt: dest:i src1:f src2:f len:35
 278 float_cgt_un: dest:i src1:f src2:f len:48
 279 float_clt: dest:i src1:f src2:f len:35
 280 float_clt_un: dest:i src1:f src2:f len:42
 281 float_ceq_membase: dest:i src1:f src2:b len:35
 282 float_cgt_membase: dest:i src1:f src2:b len:35
 283 float_cgt_un_membase: dest:i src1:f src2:b len:48
 284 float_clt_membase: dest:i src1:f src2:b len:35
 285 float_clt_un_membase: dest:i src1:f src2:b len:42
 286 float_conv_to_u: dest:i src1:f len:46
 287 fmove: dest:f src1:f len:8
 288 call_handler: len:4
 289 start_handler: len:96
 290 endfinally: len:96
 291 endfilter: src1:i len:96
 292 aot_const: dest:i len:10
 293 # x86_test_null: src1:i len:5
 294 # x86_compare_membase_reg: src1:b src2:i len:9
 295 # x86_compare_membase_imm: src1:b len:13
 296 # x86_compare_reg_membase: src1:i src2:b len:8
 297 # x86_inc_reg: dest:i src1:i clob:1 len:3
 298 # x86_inc_membase: src1:b len:8
 299 # x86_dec_reg: dest:i src1:i clob:1 len:3
 300 # x86_dec_membase: src1:b len:8
 301 # x86_add_membase_imm: src1:b len:13
 302 # x86_sub_membase_imm: src1:b len:13
 303 # x86_push: src1:i len:3
 304 # x86_push_imm: len:6
 305 # x86_push_membase: src1:b len:8
 306 # x86_push_obj: src1:b len:40
 307 # x86_lea: dest:i src1:i src2:i len:8
 308 # x86_lea_membase: dest:i src1:i len:11
 309 # x86_xchg: src1:i src2:i clob:x len:2
 310 # x86_fpop: src1:f len:3
 311 # x86_fp_load_i8: dest:f src1:b len:8
 312 # x86_fp_load_i4: dest:f src1:b len:8
 313 # x86_seteq_membase: src1:b len:9
 314 # x86_add_membase: dest:i src1:i src2:b clob:1 len:13
 315 # x86_sub_membase: dest:i src1:i src2:b clob:1 len:13
 316 # x86_mul_membase: dest:i src1:i src2:b clob:1 len:14
 317 tls_get: dest:i len:13
 318 # amd64_test_null: src1:i len:5
 319 # amd64_icompare_membase_reg: src1:b src2:i len:8
 320 # amd64_icompare_membase_imm: src1:b len:13
 321 # amd64_icompare_reg_membase: src1:i src2:b len:8
 322 # amd64_set_xmmreg_r4: dest:f src1:f len:14 clob:m
 323 # amd64_set_xmmreg_r8: dest:f src1:f len:14 clob:m
 324 atomic_add_i4: src1:b src2:i dest:i len:32
 325 atomic_add_new_i4: src1:b src2:i dest:i len:32
 326 atomic_exchange_i4: src1:b src2:i dest:i len:32
 327 atomic_add_i8: src1:b src2:i dest:i len:32
 328 atomic_add_new_i8: src1:b src2:i dest:i len:32
 329 atomic_exchange_i8: src1:b src2:i dest:i len:32
 330 memory_barrier: len:16
 331 alpha_trapb: len:4
 332 adc: dest:i src1:i src2:i len:3 clob:1
 333 addcc: dest:i src1:i src2:i len:28
 334 subcc: dest:i src1:i src2:i len:28
 335 adc_imm: dest:i src1:i len:8 clob:1
 336 sbb: dest:i src1:i src2:i len:3 clob:1
 337 sbb_imm: dest:i src1:i len:8 clob:1
 338 br_reg: src1:i len:4
 339 sin: dest:f src1:f len:32
 340 cos: dest:f src1:f len:32
 341 abs: dest:f src1:f len:4
 342 tan: dest:f src1:f len:59
 343 atan: dest:f src1:f len:9
 344 sqrt: dest:f src1:f len:32
 345 bigmul: len:3 dest:i src1:a src2:i
 346 bigmul_un: len:3 dest:i src1:a src2:i
 347 sext_i1: dest:i src1:i len:8
 348 sext_i2: dest:i src1:i len:8
 349 sext_i4: dest:i src1:i len:8
 350
 351 # 32 bit opcodes
 352 # FIXME: fix sizes
 353 int_add: dest:i src1:i src2:i len:4
 354 int_sub: dest:i src1:i src2:i len:4
 355 int_mul: dest:i src1:i src2:i clob:1 len:64
 356 int_mul_ovf: dest:i src1:i src2:i clob:1 len:64
 357 int_mul_ovf_un: dest:i src1:i src2:i clob:1 len:64
 358 int_div: dest:a src1:a src2:i clob:d len:64
 359 int_div_un: dest:a src1:a src2:i clob:d len:64
 360 int_rem: dest:d src1:a src2:i clob:a len:64
 361 int_rem_un: dest:d src1:a src2:i clob:a len:64
 362 int_and: dest:i src1:i src2:i len:4
 363 int_or: dest:i src1:i src2:i len:4
 364 int_xor: dest:i src1:i src2:i len:4
 365 int_shl: dest:i src1:i src2:i len:8
 366 int_shr: dest:i src1:i src2:i len:8
 367 int_shr_un: dest:i src1:i src2:i len:8
 368 int_adc: dest:i src1:i src2:i clob:1 len:64
 369 int_adc_imm: dest:i src1:i clob:1 len:64
 370 int_sbb: dest:i src1:i src2:i clob:1 len:64
 371 int_sbb_imm: dest:i src1:i clob:1 len:64
 372 int_addcc: dest:i src1:i src2:i len:28
 373 int_subcc: dest:i src1:i src2:i len:28
 374 int_add_imm: dest:i src1:i len:4
 375 int_sub_imm: dest:i src1:i len:4
 376 int_mul_imm: dest:i src1:i clob:1 len:64
 377 int_div_imm: dest:a src1:i clob:d len:64
 378 int_div_un_imm: dest:a src1:i clob:d len:64
 379 int_rem_imm: dest:d src1:i clob:a len:64
 380 int_rem_un_imm: dest:d src1:i clob:a len:64
 381 int_and_imm: dest:i src1:i len:4
 382 int_or_imm: dest:i src1:i len:4
 383 int_xor_imm: dest:i src1:i len:4
 384 int_shl_imm: dest:i src1:i len:8
 385 int_shr_imm: dest:i src1:i len:8
 386 int_shr_un_imm: dest:i src1:i len:8
 387 int_neg: dest:i src1:i len:4
 388 int_not: dest:i src1:i len:4
 389 int_ceq: dest:c len:64
 390 int_cgt: dest:c len:64
 391 int_cgt_un: dest:c len:64
 392 int_clt: dest:c len:8
 393 int_clt_un: dest:c len:8
 394 int_beq: len:4
 395 int_bne_un: len:4
 396 int_blt: len:4
 397 int_blt_un: len:4
 398 int_bgt: len:4
 399 int_bgt_un: len:4
 400 int_bge: len:4
 401 int_bge_un: len:4
 402 int_ble: len:4
 403 int_ble_un: len:4
 404