jit/powerpc/ppc-opc.c

   1 /* ppc-opc.c -- PowerPC opcode list
   2    Copyright 1994, 1995, 1996, 1997, 1998, 2000, 2001, 2002
   3    Free Software Foundation, Inc.
   4    Written by Ian Lance Taylor, Cygnus Support
   5
   6 This file is part of GDB, GAS, and the GNU binutils.
   7
   8 GDB, GAS, and the GNU binutils are free software; you can redistribute
   9 them and/or modify them under the terms of the GNU General Public
  10 License as published by the Free Software Foundation; either version
  11 2, or (at your option) any later version.
  12
  13 GDB, GAS, and the GNU binutils are distributed in the hope that they
  14 will be useful, but WITHOUT ANY WARRANTY; without even the implied
  15 warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See
  16 the GNU General Public License for more details.
  17
  18 You should have received a copy of the GNU General Public License
  19 along with this file; see the file COPYING.  If not, write to the Free
  20 Software Foundation, 59 Temple Place - Suite 330, Boston, MA
  21 02111-1307, USA.  */
  22
  23 #include <stdio.h>
  24 #include "ppc.h"
  25
  26 #define _(a) a
  27
  28 /* This file holds the PowerPC opcode table.  The opcode table
  29    includes almost all of the extended instruction mnemonics.  This
  30    permits the disassembler to use them, and simplifies the assembler
  31    logic, at the cost of increasing the table size.  The table is
  32    strictly constant data, so the compiler should be able to put it in
  33    the .text section.
  34
  35    This file also holds the operand table.  All knowledge about
  36    inserting operands into instructions and vice-versa is kept in this
  37    file.  */
  38 \f
  39 /* Local insertion and extraction functions.  */
  40
  41 static unsigned long insert_bat
  42   PARAMS ((unsigned long, long, int, const char **));
  43 static long extract_bat
  44   PARAMS ((unsigned long, int, int *));
  45 static unsigned long insert_bba
  46   PARAMS ((unsigned long, long, int, const char **));
  47 static long extract_bba
  48   PARAMS ((unsigned long, int, int *));
  49 static unsigned long insert_bd
  50   PARAMS ((unsigned long, long, int, const char **));
  51 static long extract_bd
  52   PARAMS ((unsigned long, int, int *));
  53 static unsigned long insert_bdm
  54   PARAMS ((unsigned long, long, int, const char **));
  55 static long extract_bdm
  56   PARAMS ((unsigned long, int, int *));
  57 static unsigned long insert_bdp
  58   PARAMS ((unsigned long, long, int, const char **));
  59 static long extract_bdp
  60   PARAMS ((unsigned long, int, int *));
  61 static int valid_bo
  62   PARAMS ((long, int));
  63 static unsigned long insert_bo
  64   PARAMS ((unsigned long, long, int, const char **));
  65 static long extract_bo
  66   PARAMS ((unsigned long, int, int *));
  67 static unsigned long insert_boe
  68   PARAMS ((unsigned long, long, int, const char **));
  69 static long extract_boe
  70   PARAMS ((unsigned long, int, int *));
  71 static unsigned long insert_ds
  72   PARAMS ((unsigned long, long, int, const char **));
  73 static long extract_ds
  74   PARAMS ((unsigned long, int, int *));
  75 static unsigned long insert_de
  76   PARAMS ((unsigned long, long, int, const char **));
  77 static long extract_de
  78   PARAMS ((unsigned long, int, int *));
  79 static unsigned long insert_des
  80   PARAMS ((unsigned long, long, int, const char **));
  81 static long extract_des
  82   PARAMS ((unsigned long, int, int *));
  83 static unsigned long insert_li
  84   PARAMS ((unsigned long, long, int, const char **));
  85 static long extract_li
  86   PARAMS ((unsigned long, int, int *));
  87 static unsigned long insert_mbe
  88   PARAMS ((unsigned long, long, int, const char **));
  89 static long extract_mbe
  90   PARAMS ((unsigned long, int, int *));
  91 static unsigned long insert_mb6
  92   PARAMS ((unsigned long, long, int, const char **));
  93 static long extract_mb6
  94   PARAMS ((unsigned long, int, int *));
  95 static unsigned long insert_nb
  96   PARAMS ((unsigned long, long, int, const char **));
  97 static long extract_nb
  98   PARAMS ((unsigned long, int, int *));
  99 static unsigned long insert_nsi
 100   PARAMS ((unsigned long, long, int, const char **));
 101 static long extract_nsi
 102   PARAMS ((unsigned long, int, int *));
 103 static unsigned long insert_pmrn
 104   PARAMS ((unsigned long, long, int, const char **));
 105 static long extract_pmrn
 106   PARAMS ((unsigned long, int, int *));
 107 static unsigned long insert_ral
 108   PARAMS ((unsigned long, long, int, const char **));
 109 static unsigned long insert_ram
 110   PARAMS ((unsigned long, long, int, const char **));
 111 static unsigned long insert_ras
 112   PARAMS ((unsigned long, long, int, const char **));
 113 static unsigned long insert_rbs
 114   PARAMS ((unsigned long, long, int, const char **));
 115 static long extract_rbs
 116   PARAMS ((unsigned long, int, int *));
 117 static unsigned long insert_sh6
 118   PARAMS ((unsigned long, long, int, const char **));
 119 static long extract_sh6
 120   PARAMS ((unsigned long, int, int *));
 121 static unsigned long insert_spr
 122   PARAMS ((unsigned long, long, int, const char **));
 123 static long extract_spr
 124   PARAMS ((unsigned long, int, int *));
 125 static unsigned long insert_tbr
 126   PARAMS ((unsigned long, long, int, const char **));
 127 static long extract_tbr
 128   PARAMS ((unsigned long, int, int *));
 129 static unsigned long insert_ev2
 130   PARAMS ((unsigned long, long, int, const char **));
 131 static long extract_ev2
 132   PARAMS ((unsigned long, int, int *));
 133 static unsigned long insert_ev4
 134   PARAMS ((unsigned long, long, int, const char **));
 135 static long extract_ev4
 136   PARAMS ((unsigned long, int, int *));
 137 static unsigned long insert_ev8
 138   PARAMS ((unsigned long, long, int, const char **));
 139 static long extract_ev8
 140   PARAMS ((unsigned long, int, int *));
 141 \f
 142 /* The operands table.
 143
 144    The fields are bits, shift, insert, extract, flags.
 145
 146    We used to put parens around the various additions, like the one
 147    for BA just below.  However, that caused trouble with feeble
 148    compilers with a limit on depth of a parenthesized expression, like
 149    (reportedly) the compiler in Microsoft Developer Studio 5.  So we
 150    omit the parens, since the macros are never used in a context where
 151    the addition will be ambiguous.  */
 152
 153 const struct powerpc_operand powerpc_operands[] =
 154 {
 155   /* The zero index is used to indicate the end of the list of
 156      operands.  */
 157 #define UNUSED 0
 158   { 0, 0, 0, 0, 0 },
 159
 160   /* The BA field in an XL form instruction.  */
 161 #define BA UNUSED + 1
 162 #define BA_MASK (0x1f << 16)
 163   { 5, 16, 0, 0, PPC_OPERAND_CR },
 164
 165   /* The BA field in an XL form instruction when it must be the same
 166      as the BT field in the same instruction.  */
 167 #define BAT BA + 1
 168   { 5, 16, insert_bat, extract_bat, PPC_OPERAND_FAKE },
 169
 170   /* The BB field in an XL form instruction.  */
 171 #define BB BAT + 1
 172 #define BB_MASK (0x1f << 11)
 173   { 5, 11, 0, 0, PPC_OPERAND_CR },
 174
 175   /* The BB field in an XL form instruction when it must be the same
 176      as the BA field in the same instruction.  */
 177 #define BBA BB + 1
 178   { 5, 11, insert_bba, extract_bba, PPC_OPERAND_FAKE },
 179
 180   /* The BD field in a B form instruction.  The lower two bits are
 181      forced to zero.  */
 182 #define BD BBA + 1
 183   { 16, 0, insert_bd, extract_bd, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 184
 185   /* The BD field in a B form instruction when absolute addressing is
 186      used.  */
 187 #define BDA BD + 1
 188   { 16, 0, insert_bd, extract_bd, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 189
 190   /* The BD field in a B form instruction when the - modifier is used.
 191      This sets the y bit of the BO field appropriately.  */
 192 #define BDM BDA + 1
 193   { 16, 0, insert_bdm, extract_bdm,
 194       PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 195
 196   /* The BD field in a B form instruction when the - modifier is used
 197      and absolute address is used.  */
 198 #define BDMA BDM + 1
 199   { 16, 0, insert_bdm, extract_bdm,
 200       PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 201
 202   /* The BD field in a B form instruction when the + modifier is used.
 203      This sets the y bit of the BO field appropriately.  */
 204 #define BDP BDMA + 1
 205   { 16, 0, insert_bdp, extract_bdp,
 206       PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 207
 208   /* The BD field in a B form instruction when the + modifier is used
 209      and absolute addressing is used.  */
 210 #define BDPA BDP + 1
 211   { 16, 0, insert_bdp, extract_bdp,
 212       PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 213
 214   /* The BF field in an X or XL form instruction.  */
 215 #define BF BDPA + 1
 216   { 3, 23, 0, 0, PPC_OPERAND_CR },
 217
 218   /* An optional BF field.  This is used for comparison instructions,
 219      in which an omitted BF field is taken as zero.  */
 220 #define OBF BF + 1
 221   { 3, 23, 0, 0, PPC_OPERAND_CR | PPC_OPERAND_OPTIONAL },
 222
 223   /* The BFA field in an X or XL form instruction.  */
 224 #define BFA OBF + 1
 225   { 3, 18, 0, 0, PPC_OPERAND_CR },
 226
 227   /* The BI field in a B form or XL form instruction.  */
 228 #define BI BFA + 1
 229 #define BI_MASK (0x1f << 16)
 230   { 5, 16, 0, 0, PPC_OPERAND_CR },
 231
 232   /* The BO field in a B form instruction.  Certain values are
 233      illegal.  */
 234 #define BO BI + 1
 235 #define BO_MASK (0x1f << 21)
 236   { 5, 21, insert_bo, extract_bo, 0 },
 237
 238   /* The BO field in a B form instruction when the + or - modifier is
 239      used.  This is like the BO field, but it must be even.  */
 240 #define BOE BO + 1
 241   { 5, 21, insert_boe, extract_boe, 0 },
 242
 243   /* The BT field in an X or XL form instruction.  */
 244 #define BT BOE + 1
 245   { 5, 21, 0, 0, PPC_OPERAND_CR },
 246
 247   /* The condition register number portion of the BI field in a B form
 248      or XL form instruction.  This is used for the extended
 249      conditional branch mnemonics, which set the lower two bits of the
 250      BI field.  This field is optional.  */
 251 #define CR BT + 1
 252   { 3, 18, 0, 0, PPC_OPERAND_CR | PPC_OPERAND_OPTIONAL },
 253
 254   /* The CRB field in an X form instruction.  */
 255 #define CRB CR + 1
 256   { 5, 6, 0, 0, 0 },
 257
 258   /* The CRFD field in an X form instruction.  */
 259 #define CRFD CRB + 1
 260   { 3, 23, 0, 0, 0 },
 261
 262   /* The CRFS field in an X form instruction.  */
 263 #define CRFS CRFD + 1
 264   { 3, 0, 0, 0, 0 },
 265
 266   /* The CT field in an X form instruction.  */
 267 #define CT CRFS + 1
 268 #define RD CT
 269   { 5, 21, 0, 0, PPC_OPERAND_OPTIONAL },
 270
 271   /* The D field in a D form instruction.  This is a displacement off
 272      a register, and implies that the next operand is a register in
 273      parentheses.  */
 274 #define D CT + 1
 275   { 16, 0, 0, 0, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
 276
 277   /* The DE field in a DE form instruction.  This is like D, but is 12
 278      bits only.  */
 279 #define DE D + 1
 280   { 14, 0, insert_de, extract_de, PPC_OPERAND_PARENS },
 281
 282   /* The DES field in a DES form instruction.  This is like DS, but is 14
 283      bits only (12 stored.)  */
 284 #define DES DE + 1
 285   { 14, 0, insert_des, extract_des, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
 286
 287   /* The DS field in a DS form instruction.  This is like D, but the
 288      lower two bits are forced to zero.  */
 289 #define DS DES + 1
 290   { 16, 0, insert_ds, extract_ds,
 291       PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED | PPC_OPERAND_DS },
 292
 293   /* The E field in a wrteei instruction.  */
 294 #define E DS + 1
 295   { 1, 15, 0, 0, 0 },
 296
 297   /* The FL1 field in a POWER SC form instruction.  */
 298 #define FL1 E + 1
 299   { 4, 12, 0, 0, 0 },
 300
 301   /* The FL2 field in a POWER SC form instruction.  */
 302 #define FL2 FL1 + 1
 303   { 3, 2, 0, 0, 0 },
 304
 305   /* The FLM field in an XFL form instruction.  */
 306 #define FLM FL2 + 1
 307   { 8, 17, 0, 0, 0 },
 308
 309   /* The FRA field in an X or A form instruction.  */
 310 #define FRA FLM + 1
 311 #define FRA_MASK (0x1f << 16)
 312   { 5, 16, 0, 0, PPC_OPERAND_FPR },
 313
 314   /* The FRB field in an X or A form instruction.  */
 315 #define FRB FRA + 1
 316 #define FRB_MASK (0x1f << 11)
 317   { 5, 11, 0, 0, PPC_OPERAND_FPR },
 318
 319   /* The FRC field in an A form instruction.  */
 320 #define FRC FRB + 1
 321 #define FRC_MASK (0x1f << 6)
 322   { 5, 6, 0, 0, PPC_OPERAND_FPR },
 323
 324   /* The FRS field in an X form instruction or the FRT field in a D, X
 325      or A form instruction.  */
 326 #define FRS FRC + 1
 327 #define FRT FRS
 328   { 5, 21, 0, 0, PPC_OPERAND_FPR },
 329
 330   /* The FXM field in an XFX instruction.  */
 331 #define FXM FRS + 1
 332 #define FXM_MASK (0xff << 12)
 333   { 8, 12, 0, 0, 0 },
 334
 335   /* The L field in a D or X form instruction.  */
 336 #define L FXM + 1
 337   { 1, 21, 0, 0, PPC_OPERAND_OPTIONAL },
 338
 339   /* The LEV field in a POWER SC form instruction.  */
 340 #define LEV L + 1
 341   { 7, 5, 0, 0, 0 },
 342
 343   /* The LI field in an I form instruction.  The lower two bits are
 344      forced to zero.  */
 345 #define LI LEV + 1
 346   { 26, 0, insert_li, extract_li, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 347
 348   /* The LI field in an I form instruction when used as an absolute
 349      address.  */
 350 #define LIA LI + 1
 351   { 26, 0, insert_li, extract_li, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 352
 353   /* The LS field in an X (sync) form instruction.  */
 354 #define LS LIA + 1
 355   { 2, 21, 0, 0, PPC_OPERAND_OPTIONAL },
 356
 357   /* The MB field in an M form instruction.  */
 358 #define MB LS + 1
 359 #define MB_MASK (0x1f << 6)
 360   { 5, 6, 0, 0, 0 },
 361
 362   /* The ME field in an M form instruction.  */
 363 #define ME MB + 1
 364 #define ME_MASK (0x1f << 1)
 365   { 5, 1, 0, 0, 0 },
 366
 367   /* The MB and ME fields in an M form instruction expressed a single
 368      operand which is a bitmask indicating which bits to select.  This
 369      is a two operand form using PPC_OPERAND_NEXT.  See the
 370      description in opcode/ppc.h for what this means.  */
 371 #define MBE ME + 1
 372   { 5, 6, 0, 0, PPC_OPERAND_OPTIONAL | PPC_OPERAND_NEXT },
 373   { 32, 0, insert_mbe, extract_mbe, 0 },
 374
 375   /* The MB or ME field in an MD or MDS form instruction.  The high
 376      bit is wrapped to the low end.  */
 377 #define MB6 MBE + 2
 378 #define ME6 MB6
 379 #define MB6_MASK (0x3f << 5)
 380   { 6, 5, insert_mb6, extract_mb6, 0 },
 381
 382   /* The MO field in an mbar instruction.  */
 383 #define MO MB6 + 1
 384   { 5, 21, 0, 0, 0 },
 385
 386   /* The NB field in an X form instruction.  The value 32 is stored as
 387      0.  */
 388 #define NB MO + 1
 389   { 6, 11, insert_nb, extract_nb, 0 },
 390
 391   /* The NSI field in a D form instruction.  This is the same as the
 392      SI field, only negated.  */
 393 #define NSI NB + 1
 394   { 16, 0, insert_nsi, extract_nsi,
 395       PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED },
 396
 397   /* The PMRN field in an X form instruction.  */
 398 #define PMRN NSI + 1
 399   { 16, 0, insert_pmrn, extract_pmrn, PPC_OPERAND_GPR },
 400
 401   /* The RA field in an D, DS, X, XO, M, or MDS form instruction.  */
 402 #define RA PMRN + 1
 403 #define RA_MASK (0x1f << 16)
 404   { 5, 16, 0, 0, PPC_OPERAND_GPR },
 405
 406   /* The RA field in a D or X form instruction which is an updating
 407      load, which means that the RA field may not be zero and may not
 408      equal the RT field.  */
 409 #define RAL RA + 1
 410   { 5, 16, insert_ral, 0, PPC_OPERAND_GPR },
 411
 412   /* The RA field in an lmw instruction, which has special value
 413      restrictions.  */
 414 #define RAM RAL + 1
 415   { 5, 16, insert_ram, 0, PPC_OPERAND_GPR },
 416
 417   /* The RA field in a D or X form instruction which is an updating
 418      store or an updating floating point load, which means that the RA
 419      field may not be zero.  */
 420 #define RAS RAM + 1
 421   { 5, 16, insert_ras, 0, PPC_OPERAND_GPR },
 422
 423   /* The RB field in an X, XO, M, or MDS form instruction.  */
 424 #define RB RAS + 1
 425 #define RB_MASK (0x1f << 11)
 426   { 5, 11, 0, 0, PPC_OPERAND_GPR },
 427
 428   /* The RB field in an X form instruction when it must be the same as
 429      the RS field in the instruction.  This is used for extended
 430      mnemonics like mr.  */
 431 #define RBS RB + 1
 432   { 5, 1, insert_rbs, extract_rbs, PPC_OPERAND_FAKE },
 433
 434   /* The RS field in a D, DS, X, XFX, XS, M, MD or MDS form
 435      instruction or the RT field in a D, DS, X, XFX or XO form
 436      instruction.  */
 437 #define RS RBS + 1
 438 #define RT RS
 439 #define RT_MASK (0x1f << 21)
 440   { 5, 21, 0, 0, PPC_OPERAND_GPR },
 441
 442   /* The SH field in an X or M form instruction.  */
 443 #define SH RS + 1
 444 #define SH_MASK (0x1f << 11)
 445   { 5, 11, 0, 0, 0 },
 446
 447   /* The SH field in an MD form instruction.  This is split.  */
 448 #define SH6 SH + 1
 449 #define SH6_MASK ((0x1f << 11) | (1 << 1))
 450   { 6, 1, insert_sh6, extract_sh6, 0 },
 451
 452   /* The SI field in a D form instruction.  */
 453 #define SI SH6 + 1
 454   { 16, 0, 0, 0, PPC_OPERAND_SIGNED },
 455
 456   /* The SI field in a D form instruction when we accept a wide range
 457      of positive values.  */
 458 #define SISIGNOPT SI + 1
 459   { 16, 0, 0, 0, PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
 460
 461   /* The SPR field in an XFX form instruction.  This is flipped--the
 462      lower 5 bits are stored in the upper 5 and vice- versa.  */
 463 #define SPR SISIGNOPT + 1
 464 #define SPR_MASK (0x3ff << 11)
 465   { 10, 11, insert_spr, extract_spr, 0 },
 466
 467   /* The BAT index number in an XFX form m[ft]ibat[lu] instruction.  */
 468 #define SPRBAT SPR + 1
 469 #define SPRBAT_MASK (0x3 << 17)
 470   { 2, 17, 0, 0, 0 },
 471
 472   /* The SPRG register number in an XFX form m[ft]sprg instruction.  */
 473 #define SPRG SPRBAT + 1
 474 #define SPRG_MASK (0x3 << 16)
 475   { 2, 16, 0, 0, 0 },
 476
 477   /* The SR field in an X form instruction.  */
 478 #define SR SPRG + 1
 479   { 4, 16, 0, 0, 0 },
 480
 481   /* The STRM field in an X AltiVec form instruction.  */
 482 #define STRM SR + 1
 483 #define STRM_MASK (0x3 << 21)
 484   { 2, 21, 0, 0, 0 },
 485
 486   /* The SV field in a POWER SC form instruction.  */
 487 #define SV STRM + 1
 488   { 14, 2, 0, 0, 0 },
 489
 490   /* The TBR field in an XFX form instruction.  This is like the SPR
 491      field, but it is optional.  */
 492 #define TBR SV + 1
 493   { 10, 11, insert_tbr, extract_tbr, PPC_OPERAND_OPTIONAL },
 494
 495   /* The TO field in a D or X form instruction.  */
 496 #define TO TBR + 1
 497 #define TO_MASK (0x1f << 21)
 498   { 5, 21, 0, 0, 0 },
 499
 500   /* The U field in an X form instruction.  */
 501 #define U TO + 1
 502   { 4, 12, 0, 0, 0 },
 503
 504   /* The UI field in a D form instruction.  */
 505 #define UI U + 1
 506   { 16, 0, 0, 0, 0 },
 507
 508   /* The VA field in a VA, VX or VXR form instruction. */
 509 #define VA UI + 1
 510 #define VA_MASK (0x1f << 16)
 511   { 5, 16, 0, 0, PPC_OPERAND_VR },
 512
 513   /* The VB field in a VA, VX or VXR form instruction. */
 514 #define VB VA + 1
 515 #define VB_MASK (0x1f << 11)
 516   { 5, 11, 0, 0, PPC_OPERAND_VR },
 517
 518   /* The VC field in a VA form instruction. */
 519 #define VC VB + 1
 520 #define VC_MASK (0x1f << 6)
 521   { 5, 6, 0, 0, PPC_OPERAND_VR },
 522
 523   /* The VD or VS field in a VA, VX, VXR or X form instruction. */
 524 #define VD VC + 1
 525 #define VS VD
 526 #define VD_MASK (0x1f << 21)
 527   { 5, 21, 0, 0, PPC_OPERAND_VR },
 528
 529   /* The SIMM field in a VX form instruction. */
 530 #define SIMM VD + 1
 531   { 5, 16, 0, 0, PPC_OPERAND_SIGNED},
 532
 533   /* The UIMM field in a VX form instruction. */
 534 #define UIMM SIMM + 1
 535   { 5, 16, 0, 0, 0 },
 536
 537   /* The SHB field in a VA form instruction. */
 538 #define SHB UIMM + 1
 539   { 4, 6, 0, 0, 0 },
 540
 541   /* The other UIMM field in a EVX form instruction. */
 542 #define EVUIMM SHB + 1
 543   { 5, 11, 0, 0, 0 },
 544
 545   /* The other UIMM field in a half word EVX form instruction. */
 546 #define EVUIMM_2 EVUIMM + 1
 547   { 5, 11, insert_ev2, extract_ev2, PPC_OPERAND_PARENS },
 548
 549   /* The other UIMM field in a word EVX form instruction. */
 550 #define EVUIMM_4 EVUIMM_2 + 1
 551   { 5, 11, insert_ev4, extract_ev4, PPC_OPERAND_PARENS },
 552
 553   /* The other UIMM field in a double EVX form instruction. */
 554 #define EVUIMM_8 EVUIMM_4 + 1
 555   { 8, 11, insert_ev8, extract_ev8, PPC_OPERAND_PARENS },
 556
 557   /* The WS field.  */
 558 #define WS EVUIMM_8 + 1
 559 #define WS_MASK (0x7 << 11)
 560   { 3, 11, 0, 0, 0 },
 561
 562   /* The L field in an mtmsrd instruction */
 563 #define MTMSRD_L WS + 1
 564   { 1, 16, 0, 0, PPC_OPERAND_OPTIONAL },
 565
 566 };
 567
 568 #define ATTRIBUTE_UNUSED
 569
 570 /* The functions used to insert and extract complicated operands.  */
 571
 572 /* The BA field in an XL form instruction when it must be the same as
 573    the BT field in the same instruction.  This operand is marked FAKE.
 574    The insertion function just copies the BT field into the BA field,
 575    and the extraction function just checks that the fields are the
 576    same.  */
 577
 578 /*ARGSUSED*/
 579 static unsigned long
 580 insert_bat (insn, value, dialect, errmsg)
 581      unsigned long insn;
 582      long value ATTRIBUTE_UNUSED;
 583      int dialect ATTRIBUTE_UNUSED;
 584      const char **errmsg ATTRIBUTE_UNUSED;
 585 {
 586   return insn | (((insn >> 21) & 0x1f) << 16);
 587 }
 588
 589 static long
 590 extract_bat (insn, dialect, invalid)
 591      unsigned long insn;
 592      int dialect ATTRIBUTE_UNUSED;
 593      int *invalid;
 594 {
 595   if (invalid != (int *) NULL
 596       && ((insn >> 21) & 0x1f) != ((insn >> 16) & 0x1f))
 597     *invalid = 1;
 598   return 0;
 599 }
 600
 601 /* The BB field in an XL form instruction when it must be the same as
 602    the BA field in the same instruction.  This operand is marked FAKE.
 603    The insertion function just copies the BA field into the BB field,
 604    and the extraction function just checks that the fields are the
 605    same.  */
 606
 607 /*ARGSUSED*/
 608 static unsigned long
 609 insert_bba (insn, value, dialect, errmsg)
 610      unsigned long insn;
 611      long value ATTRIBUTE_UNUSED;
 612      int dialect ATTRIBUTE_UNUSED;
 613      const char **errmsg ATTRIBUTE_UNUSED;
 614 {
 615   return insn | (((insn >> 16) & 0x1f) << 11);
 616 }
 617
 618 static long
 619 extract_bba (insn, dialect, invalid)
 620      unsigned long insn;
 621      int dialect ATTRIBUTE_UNUSED;
 622      int *invalid;
 623 {
 624   if (invalid != (int *) NULL
 625       && ((insn >> 16) & 0x1f) != ((insn >> 11) & 0x1f))
 626     *invalid = 1;
 627   return 0;
 628 }
 629
 630 /* The BD field in a B form instruction.  The lower two bits are
 631    forced to zero.  */
 632
 633 /*ARGSUSED*/
 634 static unsigned long
 635 insert_bd (insn, value, dialect, errmsg)
 636      unsigned long insn;
 637      long value;
 638      int dialect ATTRIBUTE_UNUSED;
 639      const char **errmsg ATTRIBUTE_UNUSED;
 640 {
 641   return insn | (value & 0xfffc);
 642 }
 643
 644 /*ARGSUSED*/
 645 static long
 646 extract_bd (insn, dialect, invalid)
 647      unsigned long insn;
 648      int dialect ATTRIBUTE_UNUSED;
 649      int *invalid ATTRIBUTE_UNUSED;
 650 {
 651   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 652 }
 653
 654 /* The BD field in a B form instruction when the - modifier is used.
 655    This modifier means that the branch is not expected to be taken.
 656    For chips built to versions of the architecture prior to version 2
 657    (ie. not Power4 compatible), we set the y bit of the BO field to 1
 658    if the offset is negative.  When extracting, we require that the y
 659    bit be 1 and that the offset be positive, since if the y bit is 0
 660    we just want to print the normal form of the instruction.
 661    Power4 compatible targets use two bits, "a", and "t", instead of
 662    the "y" bit.  "at" == 00 => no hint, "at" == 01 => unpredictable,
 663    "at" == 10 => not taken, "at" == 11 => taken.  The "t" bit is 00001
 664    in BO field, the "a" bit is 00010 for branch on CR(BI) and 01000
 665    for branch on CTR.  We only handle the taken/not-taken hint here.  */
 666
 667 /*ARGSUSED*/
 668 static unsigned long
 669 insert_bdm (insn, value, dialect, errmsg)
 670      unsigned long insn;
 671      long value;
 672      int dialect;
 673      const char **errmsg ATTRIBUTE_UNUSED;
 674 {
 675   if ((dialect & PPC_OPCODE_POWER4) == 0)
 676     {
 677       if ((value & 0x8000) != 0)
 678         insn |= 1 << 21;
 679     }
 680   else
 681     {
 682       if ((insn & (0x14 << 21)) == (0x04 << 21))
 683         insn |= 0x02 << 21;
 684       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 685         insn |= 0x08 << 21;
 686     }
 687   return insn | (value & 0xfffc);
 688 }
 689
 690 static long
 691 extract_bdm (insn, dialect, invalid)
 692      unsigned long insn;
 693      int dialect;
 694      int *invalid;
 695 {
 696   if (invalid != (int *) NULL)
 697     {
 698       if ((dialect & PPC_OPCODE_POWER4) == 0)
 699         {
 700           if (((insn & (1 << 21)) == 0) != ((insn & (1 << 15)) == 0))
 701             *invalid = 1;
 702         }
 703       else
 704         {
 705           if ((insn & (0x17 << 21)) != (0x06 << 21)
 706               && (insn & (0x1d << 21)) != (0x18 << 21))
 707             *invalid = 1;
 708         }
 709     }
 710   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 711 }
 712
 713 /* The BD field in a B form instruction when the + modifier is used.
 714    This is like BDM, above, except that the branch is expected to be
 715    taken.  */
 716
 717 /*ARGSUSED*/
 718 static unsigned long
 719 insert_bdp (insn, value, dialect, errmsg)
 720      unsigned long insn;
 721      long value;
 722      int dialect;
 723      const char **errmsg ATTRIBUTE_UNUSED;
 724 {
 725   if ((dialect & PPC_OPCODE_POWER4) == 0)
 726     {
 727       if ((value & 0x8000) == 0)
 728         insn |= 1 << 21;
 729     }
 730   else
 731     {
 732       if ((insn & (0x14 << 21)) == (0x04 << 21))
 733         insn |= 0x03 << 21;
 734       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 735         insn |= 0x09 << 21;
 736     }
 737   return insn | (value & 0xfffc);
 738 }
 739
 740 static long
 741 extract_bdp (insn, dialect, invalid)
 742      unsigned long insn;
 743      int dialect;
 744      int *invalid;
 745 {
 746   if (invalid != (int *) NULL)
 747     {
 748       if ((dialect & PPC_OPCODE_POWER4) == 0)
 749         {
 750           if (((insn & (1 << 21)) == 0) == ((insn & (1 << 15)) == 0))
 751             *invalid = 1;
 752         }
 753       else
 754         {
 755           if ((insn & (0x17 << 21)) != (0x07 << 21)
 756               && (insn & (0x1d << 21)) != (0x19 << 21))
 757             *invalid = 1;
 758         }
 759     }
 760   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 761 }
 762
 763 /* Check for legal values of a BO field.  */
 764
 765 static int
 766 valid_bo (value, dialect)
 767      long value;
 768      int dialect;
 769 {
 770   if ((dialect & PPC_OPCODE_POWER4) == 0)
 771     {
 772       /* Certain encodings have bits that are required to be zero.
 773          These are (z must be zero, y may be anything):
 774              001zy
 775              011zy
 776              1z00y
 777              1z01y
 778              1z1zz
 779       */
 780       switch (value & 0x14)
 781         {
 782         default:
 783         case 0:
 784           return 1;
 785         case 0x4:
 786           return (value & 0x2) == 0;
 787         case 0x10:
 788           return (value & 0x8) == 0;
 789         case 0x14:
 790           return value == 0x14;
 791         }
 792     }
 793   else
 794     {
 795       /* Certain encodings have bits that are required to be zero.
 796          These are (z must be zero, a & t may be anything):
 797              0000z
 798              0001z
 799              0100z
 800              0101z
 801              001at
 802              011at
 803              1a00t
 804              1a01t
 805              1z1zz
 806       */
 807       if ((value & 0x14) == 0)
 808         return (value & 0x1) == 0;
 809       else if ((value & 0x14) == 0x14)
 810         return value == 0x14;
 811       else
 812         return 1;
 813     }
 814 }
 815
 816 /* The BO field in a B form instruction.  Warn about attempts to set
 817    the field to an illegal value.  */
 818
 819 static unsigned long
 820 insert_bo (insn, value, dialect, errmsg)
 821      unsigned long insn;
 822      long value;
 823      int dialect;
 824      const char **errmsg;
 825 {
 826   if (errmsg != (const char **) NULL
 827       && ! valid_bo (value, dialect))
 828     *errmsg = _("invalid conditional option");
 829   return insn | ((value & 0x1f) << 21);
 830 }
 831
 832 static long
 833 extract_bo (insn, dialect, invalid)
 834      unsigned long insn;
 835      int dialect;
 836      int *invalid;
 837 {
 838   long value;
 839
 840   value = (insn >> 21) & 0x1f;
 841   if (invalid != (int *) NULL
 842       && ! valid_bo (value, dialect))
 843     *invalid = 1;
 844   return value;
 845 }
 846
 847 /* The BO field in a B form instruction when the + or - modifier is
 848    used.  This is like the BO field, but it must be even.  When
 849    extracting it, we force it to be even.  */
 850
 851 static unsigned long
 852 insert_boe (insn, value, dialect, errmsg)
 853      unsigned long insn;
 854      long value;
 855      int dialect;
 856      const char **errmsg;
 857 {
 858   if (errmsg != (const char **) NULL)
 859     {
 860       if (! valid_bo (value, dialect))
 861         *errmsg = _("invalid conditional option");
 862       else if ((value & 1) != 0)
 863         *errmsg = _("attempt to set y bit when using + or - modifier");
 864     }
 865   return insn | ((value & 0x1f) << 21);
 866 }
 867
 868 static long
 869 extract_boe (insn, dialect, invalid)
 870      unsigned long insn;
 871      int dialect;
 872      int *invalid;
 873 {
 874   long value;
 875
 876   value = (insn >> 21) & 0x1f;
 877   if (invalid != (int *) NULL
 878       && ! valid_bo (value, dialect))
 879     *invalid = 1;
 880   return value & 0x1e;
 881 }
 882
 883 static unsigned long
 884 insert_ev2 (insn, value, dialect, errmsg)
 885      unsigned long insn;
 886      long value;
 887      int dialect ATTRIBUTE_UNUSED;
 888      const char ** errmsg ATTRIBUTE_UNUSED;
 889 {
 890   if ((value & 1) != 0 && errmsg != NULL)
 891     *errmsg = _("offset not a multiple of 2");
 892   if ((value > 62) != 0 && errmsg != NULL)
 893     *errmsg = _("offset greater than 62");
 894   return insn | ((value & 0xf8) << 8);
 895 }
 896
 897 static long
 898 extract_ev2 (insn, dialect, invalid)
 899      unsigned long insn;
 900      int dialect ATTRIBUTE_UNUSED;
 901      int * invalid ATTRIBUTE_UNUSED;
 902 {
 903   return (insn >> 8) & 0xf8;
 904 }
 905
 906 static unsigned long
 907 insert_ev4 (insn, value, dialect, errmsg)
 908      unsigned long insn;
 909      long value;
 910      int dialect ATTRIBUTE_UNUSED;
 911      const char ** errmsg ATTRIBUTE_UNUSED;
 912 {
 913   if ((value & 3) != 0 && errmsg != NULL)
 914     *errmsg = _("offset not a multiple of 4");
 915   if ((value > 124) != 0 && errmsg != NULL)
 916     *errmsg = _("offset greater than 124");
 917   return insn | ((value & 0xf8) << 8);
 918 }
 919
 920 static long
 921 extract_ev4 (insn, dialect, invalid)
 922      unsigned long insn;
 923      int dialect ATTRIBUTE_UNUSED;
 924      int * invalid ATTRIBUTE_UNUSED;
 925 {
 926   return (insn >> 8) & 0xf8;
 927 }
 928
 929 static unsigned long
 930 insert_ev8 (insn, value, dialect, errmsg)
 931      unsigned long insn;
 932      long value;
 933      int dialect ATTRIBUTE_UNUSED;
 934      const char ** errmsg ATTRIBUTE_UNUSED;
 935 {
 936   if ((value & 7) != 0 && errmsg != NULL)
 937     *errmsg = _("offset not a multiple of 8");
 938   if ((value > 248) != 0 && errmsg != NULL)
 939     *errmsg = _("offset greater than 248");
 940   return insn | ((value & 0xf8) << 8);
 941 }
 942
 943 static long
 944 extract_ev8 (insn, dialect, invalid)
 945      unsigned long insn;
 946      int dialect ATTRIBUTE_UNUSED;
 947      int * invalid ATTRIBUTE_UNUSED;
 948 {
 949   return (insn >> 8) & 0xf8;
 950 }
 951
 952 /* The DS field in a DS form instruction.  This is like D, but the
 953    lower two bits are forced to zero.  */
 954
 955 /*ARGSUSED*/
 956 static unsigned long
 957 insert_ds (insn, value, dialect, errmsg)
 958      unsigned long insn;
 959      long value;
 960      int dialect ATTRIBUTE_UNUSED;
 961      const char **errmsg;
 962 {
 963   if ((value & 3) != 0 && errmsg != NULL)
 964     *errmsg = _("offset not a multiple of 4");
 965   return insn | (value & 0xfffc);
 966 }
 967
 968 /*ARGSUSED*/
 969 static long
 970 extract_ds (insn, dialect, invalid)
 971      unsigned long insn;
 972      int dialect ATTRIBUTE_UNUSED;
 973      int *invalid ATTRIBUTE_UNUSED;
 974 {
 975   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 976 }
 977
 978 /* The DE field in a DE form instruction.  */
 979
 980 /*ARGSUSED*/
 981 static unsigned long
 982 insert_de (insn, value, dialect, errmsg)
 983      unsigned long insn;
 984      long value;
 985      int dialect ATTRIBUTE_UNUSED;
 986      const char **errmsg;
 987 {
 988   if ((value > 2047 || value < -2048) && errmsg != NULL)
 989     *errmsg = _("offset not between -2048 and 2047");
 990   return insn | ((value << 4) & 0xfff0);
 991 }
 992
 993 /*ARGSUSED*/
 994 static long
 995 extract_de (insn, dialect, invalid)
 996      unsigned long insn;
 997      int dialect ATTRIBUTE_UNUSED;
 998      int *invalid ATTRIBUTE_UNUSED;
 999 {
1000   return (insn & 0xfff0) >> 4;
1001 }
1002
1003 /* The DES field in a DES form instruction.  */
1004
1005 /*ARGSUSED*/
1006 static unsigned long
1007 insert_des (insn, value, dialect, errmsg)
1008      unsigned long insn;
1009      long value;
1010      int dialect ATTRIBUTE_UNUSED;
1011      const char **errmsg;
1012 {
1013   if ((value > 8191 || value < -8192) && errmsg != NULL)
1014     *errmsg = _("offset not between -8192 and 8191");
1015   else if ((value & 3) != 0 && errmsg != NULL)
1016     *errmsg = _("offset not a multiple of 4");
1017   return insn | ((value << 2) & 0xfff0);
1018 }
1019
1020 /*ARGSUSED*/
1021 static long
1022 extract_des (insn, dialect, invalid)
1023      unsigned long insn;
1024      int dialect ATTRIBUTE_UNUSED;
1025      int *invalid ATTRIBUTE_UNUSED;
1026 {
1027   return (((insn >> 2) & 0x3ffc) ^ 0x2000) - 0x2000;
1028 }
1029
1030 /* The LI field in an I form instruction.  The lower two bits are
1031    forced to zero.  */
1032
1033 /*ARGSUSED*/
1034 static unsigned long
1035 insert_li (insn, value, dialect, errmsg)
1036      unsigned long insn;
1037      long value;
1038      int dialect ATTRIBUTE_UNUSED;
1039      const char **errmsg;
1040 {
1041   if ((value & 3) != 0 && errmsg != (const char **) NULL)
1042     *errmsg = _("ignoring least significant bits in branch offset");
1043   return insn | (value & 0x3fffffc);
1044 }
1045
1046 /*ARGSUSED*/
1047 static long
1048 extract_li (insn, dialect, invalid)
1049      unsigned long insn;
1050      int dialect ATTRIBUTE_UNUSED;
1051      int *invalid ATTRIBUTE_UNUSED;
1052 {
1053   return ((insn & 0x3fffffc) ^ 0x2000000) - 0x2000000;
1054 }
1055
1056 /* The MB and ME fields in an M form instruction expressed as a single
1057    operand which is itself a bitmask.  The extraction function always
1058    marks it as invalid, since we never want to recognize an
1059    instruction which uses a field of this type.  */
1060
1061 static unsigned long
1062 insert_mbe (insn, value, dialect, errmsg)
1063      unsigned long insn;
1064      long value;
1065      int dialect ATTRIBUTE_UNUSED;
1066      const char **errmsg;
1067 {
1068   unsigned long uval, mask;
1069   int mb, me, mx, count, last;
1070
1071   uval = value;
1072
1073   if (uval == 0)
1074     {
1075       if (errmsg != (const char **) NULL)
1076         *errmsg = _("illegal bitmask");
1077       return insn;
1078     }
1079
1080   mb = 0;
1081   me = 32;
1082   if ((uval & 1) != 0)
1083     last = 1;
1084   else
1085     last = 0;
1086   count = 0;
1087
1088   /* mb: location of last 0->1 transition */
1089   /* me: location of last 1->0 transition */
1090   /* count: # transitions */
1091
1092   for (mx = 0, mask = (long) 1 << 31; mx < 32; ++mx, mask >>= 1)
1093     {
1094       if ((uval & mask) && !last)
1095         {
1096           ++count;
1097           mb = mx;
1098           last = 1;
1099         }
1100       else if (!(uval & mask) && last)
1101         {
1102           ++count;
1103           me = mx;
1104           last = 0;
1105         }
1106     }
1107   if (me == 0)
1108     me = 32;
1109
1110   if (count != 2 && (count != 0 || ! last))
1111     {
1112       if (errmsg != (const char **) NULL)
1113         *errmsg = _("illegal bitmask");
1114     }
1115
1116   return insn | (mb << 6) | ((me - 1) << 1);
1117 }
1118
1119 static long
1120 extract_mbe (insn, dialect, invalid)
1121      unsigned long insn;
1122      int dialect ATTRIBUTE_UNUSED;
1123      int *invalid;
1124 {
1125   long ret;
1126   int mb, me;
1127   int i;
1128
1129   if (invalid != (int *) NULL)
1130     *invalid = 1;
1131
1132   mb = (insn >> 6) & 0x1f;
1133   me = (insn >> 1) & 0x1f;
1134   if (mb < me + 1)
1135     {
1136       ret = 0;
1137       for (i = mb; i <= me; i++)
1138         ret |= (long) 1 << (31 - i);
1139     }
1140   else if (mb == me + 1)
1141     ret = ~0;
1142   else /* (mb > me + 1) */
1143     {
1144       ret = ~ (long) 0;
1145       for (i = me + 1; i < mb; i++)
1146         ret &= ~ ((long) 1 << (31 - i));
1147     }
1148   return ret;
1149 }
1150
1151 /* The MB or ME field in an MD or MDS form instruction.  The high bit
1152    is wrapped to the low end.  */
1153
1154 /*ARGSUSED*/
1155 static unsigned long
1156 insert_mb6 (insn, value, dialect, errmsg)
1157      unsigned long insn;
1158      long value;
1159      int dialect ATTRIBUTE_UNUSED;
1160      const char **errmsg ATTRIBUTE_UNUSED;
1161 {
1162   return insn | ((value & 0x1f) << 6) | (value & 0x20);
1163 }
1164
1165 /*ARGSUSED*/
1166 static long
1167 extract_mb6 (insn, dialect, invalid)
1168      unsigned long insn;
1169      int dialect ATTRIBUTE_UNUSED;
1170      int *invalid ATTRIBUTE_UNUSED;
1171 {
1172   return ((insn >> 6) & 0x1f) | (insn & 0x20);
1173 }
1174
1175 /* The NB field in an X form instruction.  The value 32 is stored as
1176    0.  */
1177
1178 static unsigned long
1179 insert_nb (insn, value, dialect, errmsg)
1180      unsigned long insn;
1181      long value;
1182      int dialect ATTRIBUTE_UNUSED;
1183      const char **errmsg;
1184 {
1185   if (value < 0 || value > 32)
1186     *errmsg = _("value out of range");
1187   if (value == 32)
1188     value = 0;
1189   return insn | ((value & 0x1f) << 11);
1190 }
1191
1192 /*ARGSUSED*/
1193 static long
1194 extract_nb (insn, dialect, invalid)
1195      unsigned long insn;
1196      int dialect ATTRIBUTE_UNUSED;
1197      int *invalid ATTRIBUTE_UNUSED;
1198 {
1199   long ret;
1200
1201   ret = (insn >> 11) & 0x1f;
1202   if (ret == 0)
1203     ret = 32;
1204   return ret;
1205 }
1206
1207 /* The NSI field in a D form instruction.  This is the same as the SI
1208    field, only negated.  The extraction function always marks it as
1209    invalid, since we never want to recognize an instruction which uses
1210    a field of this type.  */
1211
1212 /*ARGSUSED*/
1213 static unsigned long
1214 insert_nsi (insn, value, dialect, errmsg)
1215      unsigned long insn;
1216      long value;
1217      int dialect ATTRIBUTE_UNUSED;
1218      const char **errmsg ATTRIBUTE_UNUSED;
1219 {
1220   return insn | ((- value) & 0xffff);
1221 }
1222
1223 static long
1224 extract_nsi (insn, dialect, invalid)
1225      unsigned long insn;
1226      int dialect ATTRIBUTE_UNUSED;
1227      int *invalid;
1228 {
1229   if (invalid != (int *) NULL)
1230     *invalid = 1;
1231   return - (((insn & 0xffff) ^ 0x8000) - 0x8000);
1232 }
1233
1234 /* The PMRN field in a X form instruction.
1235    This has 5+5 bits switched around.  */
1236
1237 static unsigned long
1238 insert_pmrn (insn, value, dialect, errmsg)
1239      unsigned long insn;
1240      long value;
1241      int dialect ATTRIBUTE_UNUSED;
1242      const char **errmsg ATTRIBUTE_UNUSED;
1243 {
1244   return insn | ((value & 0x1f) << 16) | ((value & 0x3e) << 11);
1245 }
1246
1247 static long
1248 extract_pmrn (insn, dialect, invalid)
1249      unsigned long insn;
1250      int dialect ATTRIBUTE_UNUSED;
1251      int *invalid ATTRIBUTE_UNUSED;
1252 {
1253   return ((insn >> 16) & 0x1f) | ((insn >> 11) & 0x3e);
1254 }
1255
1256 /* The RA field in a D or X form instruction which is an updating
1257    load, which means that the RA field may not be zero and may not
1258    equal the RT field.  */
1259
1260 static unsigned long
1261 insert_ral (insn, value, dialect, errmsg)
1262      unsigned long insn;
1263      long value;
1264      int dialect ATTRIBUTE_UNUSED;
1265      const char **errmsg;
1266 {
1267   if (value == 0
1268       || (unsigned long) value == ((insn >> 21) & 0x1f))
1269     *errmsg = "invalid register operand when updating";
1270   return insn | ((value & 0x1f) << 16);
1271 }
1272
1273 /* The RA field in an lmw instruction, which has special value
1274    restrictions.  */
1275
1276 static unsigned long
1277 insert_ram (insn, value, dialect, errmsg)
1278      unsigned long insn;
1279      long value;
1280      int dialect ATTRIBUTE_UNUSED;
1281      const char **errmsg;
1282 {
1283   if ((unsigned long) value >= ((insn >> 21) & 0x1f))
1284     *errmsg = _("index register in load range");
1285   return insn | ((value & 0x1f) << 16);
1286 }
1287
1288 /* The RA field in a D or X form instruction which is an updating
1289    store or an updating floating point load, which means that the RA
1290    field may not be zero.  */
1291
1292 static unsigned long
1293 insert_ras (insn, value, dialect, errmsg)
1294      unsigned long insn;
1295      long value;
1296      int dialect ATTRIBUTE_UNUSED;
1297      const char **errmsg;
1298 {
1299   if (value == 0)
1300     *errmsg = _("invalid register operand when updating");
1301   return insn | ((value & 0x1f) << 16);
1302 }
1303
1304 /* The RB field in an X form instruction when it must be the same as
1305    the RS field in the instruction.  This is used for extended
1306    mnemonics like mr.  This operand is marked FAKE.  The insertion
1307    function just copies the BT field into the BA field, and the
1308    extraction function just checks that the fields are the same.  */
1309
1310 /*ARGSUSED*/
1311 static unsigned long
1312 insert_rbs (insn, value, dialect, errmsg)
1313      unsigned long insn;
1314      long value ATTRIBUTE_UNUSED;
1315      int dialect ATTRIBUTE_UNUSED;
1316      const char **errmsg ATTRIBUTE_UNUSED;
1317 {
1318   return insn | (((insn >> 21) & 0x1f) << 11);
1319 }
1320
1321 static long
1322 extract_rbs (insn, dialect, invalid)
1323      unsigned long insn;
1324      int dialect ATTRIBUTE_UNUSED;
1325      int *invalid;
1326 {
1327   if (invalid != (int *) NULL
1328       && ((insn >> 21) & 0x1f) != ((insn >> 11) & 0x1f))
1329     *invalid = 1;
1330   return 0;
1331 }
1332
1333 /* The SH field in an MD form instruction.  This is split.  */
1334
1335 /*ARGSUSED*/
1336 static unsigned long
1337 insert_sh6 (insn, value, dialect, errmsg)
1338      unsigned long insn;
1339      long value;
1340      int dialect ATTRIBUTE_UNUSED;
1341      const char **errmsg ATTRIBUTE_UNUSED;
1342 {
1343   return insn | ((value & 0x1f) << 11) | ((value & 0x20) >> 4);
1344 }
1345
1346 /*ARGSUSED*/
1347 static long
1348 extract_sh6 (insn, dialect, invalid)
1349      unsigned long insn;
1350      int dialect ATTRIBUTE_UNUSED;
1351      int *invalid ATTRIBUTE_UNUSED;
1352 {
1353   return ((insn >> 11) & 0x1f) | ((insn << 4) & 0x20);
1354 }
1355
1356 /* The SPR field in an XFX form instruction.  This is flipped--the
1357    lower 5 bits are stored in the upper 5 and vice- versa.  */
1358
1359 static unsigned long
1360 insert_spr (insn, value, dialect, errmsg)
1361      unsigned long insn;
1362      long value;
1363      int dialect ATTRIBUTE_UNUSED;
1364      const char **errmsg ATTRIBUTE_UNUSED;
1365 {
1366   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1367 }
1368
1369 static long
1370 extract_spr (insn, dialect, invalid)
1371      unsigned long insn;
1372      int dialect ATTRIBUTE_UNUSED;
1373      int *invalid ATTRIBUTE_UNUSED;
1374 {
1375   return ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1376 }
1377
1378 /* The TBR field in an XFX instruction.  This is just like SPR, but it
1379    is optional.  When TBR is omitted, it must be inserted as 268 (the
1380    magic number of the TB register).  These functions treat 0
1381    (indicating an omitted optional operand) as 268.  This means that
1382    ``mftb 4,0'' is not handled correctly.  This does not matter very
1383    much, since the architecture manual does not define mftb as
1384    accepting any values other than 268 or 269.  */
1385
1386 #define TB (268)
1387
1388 static unsigned long
1389 insert_tbr (insn, value, dialect, errmsg)
1390      unsigned long insn;
1391      long value;
1392      int dialect ATTRIBUTE_UNUSED;
1393      const char **errmsg ATTRIBUTE_UNUSED;
1394 {
1395   if (value == 0)
1396     value = TB;
1397   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1398 }
1399
1400 static long
1401 extract_tbr (insn, dialect, invalid)
1402      unsigned long insn;
1403      int dialect ATTRIBUTE_UNUSED;
1404      int *invalid ATTRIBUTE_UNUSED;
1405 {
1406   long ret;
1407
1408   ret = ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1409   if (ret == TB)
1410     ret = 0;
1411   return ret;
1412 }
1413 \f
1414 /* Macros used to form opcodes.  */
1415
1416 /* The main opcode.  */
1417 #define OP(x) ((((unsigned long)(x)) & 0x3f) << 26)
1418 #define OP_MASK OP (0x3f)
1419
1420 /* The main opcode combined with a trap code in the TO field of a D
1421    form instruction.  Used for extended mnemonics for the trap
1422    instructions.  */
1423 #define OPTO(x,to) (OP (x) | ((((unsigned long)(to)) & 0x1f) << 21))
1424 #define OPTO_MASK (OP_MASK | TO_MASK)
1425
1426 /* The main opcode combined with a comparison size bit in the L field
1427    of a D form or X form instruction.  Used for extended mnemonics for
1428    the comparison instructions.  */
1429 #define OPL(x,l) (OP (x) | ((((unsigned long)(l)) & 1) << 21))
1430 #define OPL_MASK OPL (0x3f,1)
1431
1432 /* An A form instruction.  */
1433 #define A(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1) | (((unsigned long)(rc)) & 1))
1434 #define A_MASK A (0x3f, 0x1f, 1)
1435
1436 /* An A_MASK with the FRB field fixed.  */
1437 #define AFRB_MASK (A_MASK | FRB_MASK)
1438
1439 /* An A_MASK with the FRC field fixed.  */
1440 #define AFRC_MASK (A_MASK | FRC_MASK)
1441
1442 /* An A_MASK with the FRA and FRC fields fixed.  */
1443 #define AFRAFRC_MASK (A_MASK | FRA_MASK | FRC_MASK)
1444
1445 /* A B form instruction.  */
1446 #define B(op, aa, lk) (OP (op) | ((((unsigned long)(aa)) & 1) << 1) | ((lk) & 1))
1447 #define B_MASK B (0x3f, 1, 1)
1448
1449 /* A B form instruction setting the BO field.  */
1450 #define BBO(op, bo, aa, lk) (B ((op), (aa), (lk)) | ((((unsigned long)(bo)) & 0x1f) << 21))
1451 #define BBO_MASK BBO (0x3f, 0x1f, 1, 1)
1452
1453 /* A BBO_MASK with the y bit of the BO field removed.  This permits
1454    matching a conditional branch regardless of the setting of the y
1455    bit.  Similarly for the 'at' bits used for power4 branch hints.  */
1456 #define Y_MASK   (((unsigned long) 1) << 21)
1457 #define AT1_MASK (((unsigned long) 3) << 21)
1458 #define AT2_MASK (((unsigned long) 9) << 21)
1459 #define BBOY_MASK  (BBO_MASK &~ Y_MASK)
1460 #define BBOAT_MASK (BBO_MASK &~ AT1_MASK)
1461
1462 /* A B form instruction setting the BO field and the condition bits of
1463    the BI field.  */
1464 #define BBOCB(op, bo, cb, aa, lk) \
1465   (BBO ((op), (bo), (aa), (lk)) | ((((unsigned long)(cb)) & 0x3) << 16))
1466 #define BBOCB_MASK BBOCB (0x3f, 0x1f, 0x3, 1, 1)
1467
1468 /* A BBOCB_MASK with the y bit of the BO field removed.  */
1469 #define BBOYCB_MASK (BBOCB_MASK &~ Y_MASK)
1470 #define BBOATCB_MASK (BBOCB_MASK &~ AT1_MASK)
1471 #define BBOAT2CB_MASK (BBOCB_MASK &~ AT2_MASK)
1472
1473 /* A BBOYCB_MASK in which the BI field is fixed.  */
1474 #define BBOYBI_MASK (BBOYCB_MASK | BI_MASK)
1475 #define BBOATBI_MASK (BBOAT2CB_MASK | BI_MASK)
1476
1477 /* An Context form instruction.  */
1478 #define CTX(op, xop)   (OP (op) | (((unsigned long)(xop)) & 0x7))
1479 #define CTX_MASK       CTX(0x3f, 0x7)
1480
1481 /* An User Context form instruction.  */
1482 #define UCTX(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
1483 #define UCTX_MASK      UCTX(0x3f, 0x1f)
1484
1485 /* The main opcode mask with the RA field clear.  */
1486 #define DRA_MASK (OP_MASK | RA_MASK)
1487
1488 /* A DS form instruction.  */
1489 #define DSO(op, xop) (OP (op) | ((xop) & 0x3))
1490 #define DS_MASK DSO (0x3f, 3)
1491
1492 /* A DE form instruction.  */
1493 #define DEO(op, xop) (OP (op) | ((xop) & 0xf))
1494 #define DE_MASK DEO (0x3e, 0xf)
1495
1496 /* An EVSEL form instruction.  */
1497 #define EVSEL(op, xop) (OP (op) | (((unsigned long)(xop)) & 0xff) << 3)
1498 #define EVSEL_MASK EVSEL(0x3f, 0xff)
1499
1500 /* An M form instruction.  */
1501 #define M(op, rc) (OP (op) | ((rc) & 1))
1502 #define M_MASK M (0x3f, 1)
1503
1504 /* An M form instruction with the ME field specified.  */
1505 #define MME(op, me, rc) (M ((op), (rc)) | ((((unsigned long)(me)) & 0x1f) << 1))
1506
1507 /* An M_MASK with the MB and ME fields fixed.  */
1508 #define MMBME_MASK (M_MASK | MB_MASK | ME_MASK)
1509
1510 /* An M_MASK with the SH and ME fields fixed.  */
1511 #define MSHME_MASK (M_MASK | SH_MASK | ME_MASK)
1512
1513 /* An MD form instruction.  */
1514 #define MD(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x7) << 2) | ((rc) & 1))
1515 #define MD_MASK MD (0x3f, 0x7, 1)
1516
1517 /* An MD_MASK with the MB field fixed.  */
1518 #define MDMB_MASK (MD_MASK | MB6_MASK)
1519
1520 /* An MD_MASK with the SH field fixed.  */
1521 #define MDSH_MASK (MD_MASK | SH6_MASK)
1522
1523 /* An MDS form instruction.  */
1524 #define MDS(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0xf) << 1) | ((rc) & 1))
1525 #define MDS_MASK MDS (0x3f, 0xf, 1)
1526
1527 /* An MDS_MASK with the MB field fixed.  */
1528 #define MDSMB_MASK (MDS_MASK | MB6_MASK)
1529
1530 /* An SC form instruction.  */
1531 #define SC(op, sa, lk) (OP (op) | ((((unsigned long)(sa)) & 1) << 1) | ((lk) & 1))
1532 #define SC_MASK (OP_MASK | (((unsigned long)0x3ff) << 16) | (((unsigned long)1) << 1) | 1)
1533
1534 /* An VX form instruction. */
1535 #define VX(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x7ff))
1536
1537 /* The mask for an VX form instruction. */
1538 #define VX_MASK VX(0x3f, 0x7ff)
1539
1540 /* An VA form instruction. */
1541 #define VXA(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x03f))
1542
1543 /* The mask for an VA form instruction. */
1544 #define VXA_MASK VXA(0x3f, 0x3f)
1545
1546 /* An VXR form instruction. */
1547 #define VXR(op, xop, rc) (OP (op) | (((rc) & 1) << 10) | (((unsigned long)(xop)) & 0x3ff))
1548
1549 /* The mask for a VXR form instruction. */
1550 #define VXR_MASK VXR(0x3f, 0x3ff, 1)
1551
1552 /* An X form instruction.  */
1553 #define X(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
1554
1555 /* An X form instruction with the RC bit specified.  */
1556 #define XRC(op, xop, rc) (X ((op), (xop)) | ((rc) & 1))
1557
1558 /* The mask for an X form instruction.  */
1559 #define X_MASK XRC (0x3f, 0x3ff, 1)
1560
1561 /* An X_MASK with the RA field fixed.  */
1562 #define XRA_MASK (X_MASK | RA_MASK)
1563
1564 /* An X_MASK with the RB field fixed.  */
1565 #define XRB_MASK (X_MASK | RB_MASK)
1566
1567 /* An X_MASK with the RT field fixed.  */
1568 #define XRT_MASK (X_MASK | RT_MASK)
1569
1570 /* An X_MASK with the RA and RB fields fixed.  */
1571 #define XRARB_MASK (X_MASK | RA_MASK | RB_MASK)
1572
1573 /* An XRARB_MASK, but with the L bit clear. */
1574 #define XRLARB_MASK (XRARB_MASK & ~((unsigned long) 1 << 16))
1575
1576 /* An X_MASK with the RT and RA fields fixed.  */
1577 #define XRTRA_MASK (X_MASK | RT_MASK | RA_MASK)
1578
1579 /* An XRTRA_MASK, but with L bit clear.  */
1580 #define XRTLRA_MASK (XRTRA_MASK & ~((unsigned long) 1 << 21))
1581
1582 /* An X form comparison instruction.  */
1583 #define XCMPL(op, xop, l) (X ((op), (xop)) | ((((unsigned long)(l)) & 1) << 21))
1584
1585 /* The mask for an X form comparison instruction.  */
1586 #define XCMP_MASK (X_MASK | (((unsigned long)1) << 22))
1587
1588 /* The mask for an X form comparison instruction with the L field
1589    fixed.  */
1590 #define XCMPL_MASK (XCMP_MASK | (((unsigned long)1) << 21))
1591
1592 /* An X form trap instruction with the TO field specified.  */
1593 #define XTO(op, xop, to) (X ((op), (xop)) | ((((unsigned long)(to)) & 0x1f) << 21))
1594 #define XTO_MASK (X_MASK | TO_MASK)
1595
1596 /* An X form tlb instruction with the SH field specified.  */
1597 #define XTLB(op, xop, sh) (X ((op), (xop)) | ((((unsigned long)(sh)) & 0x1f) << 11))
1598 #define XTLB_MASK (X_MASK | SH_MASK)
1599
1600 /* An X form sync instruction.  */
1601 #define XSYNC(op, xop, l) (X ((op), (xop)) | ((((unsigned long)(l)) & 3) << 21))
1602
1603 /* An X form sync instruction with everything filled in except the LS field.  */
1604 #define XSYNC_MASK (0xff9fffff)
1605
1606 /* An X form AltiVec dss instruction.  */
1607 #define XDSS(op, xop, a) (X ((op), (xop)) | ((((unsigned long)(a)) & 1) << 25))
1608 #define XDSS_MASK XDSS(0x3f, 0x3ff, 1)
1609
1610 /* An XFL form instruction.  */
1611 #define XFL(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1) | (((unsigned long)(rc)) & 1))
1612 #define XFL_MASK (XFL (0x3f, 0x3ff, 1) | (((unsigned long)1) << 25) | (((unsigned long)1) << 16))
1613
1614 /* An X form isel instruction.  */
1615 #define XISEL(op, xop)  (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1))
1616 #define XISEL_MASK      XISEL(0x3f, 0x1f)
1617
1618 /* An XL form instruction with the LK field set to 0.  */
1619 #define XL(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
1620
1621 /* An XL form instruction which uses the LK field.  */
1622 #define XLLK(op, xop, lk) (XL ((op), (xop)) | ((lk) & 1))
1623
1624 /* The mask for an XL form instruction.  */
1625 #define XL_MASK XLLK (0x3f, 0x3ff, 1)
1626
1627 /* An XL form instruction which explicitly sets the BO field.  */
1628 #define XLO(op, bo, xop, lk) \
1629   (XLLK ((op), (xop), (lk)) | ((((unsigned long)(bo)) & 0x1f) << 21))
1630 #define XLO_MASK (XL_MASK | BO_MASK)
1631
1632 /* An XL form instruction which explicitly sets the y bit of the BO
1633    field.  */
1634 #define XLYLK(op, xop, y, lk) (XLLK ((op), (xop), (lk)) | ((((unsigned long)(y)) & 1) << 21))
1635 #define XLYLK_MASK (XL_MASK | Y_MASK)
1636
1637 /* An XL form instruction which sets the BO field and the condition
1638    bits of the BI field.  */
1639 #define XLOCB(op, bo, cb, xop, lk) \
1640   (XLO ((op), (bo), (xop), (lk)) | ((((unsigned long)(cb)) & 3) << 16))
1641 #define XLOCB_MASK XLOCB (0x3f, 0x1f, 0x3, 0x3ff, 1)
1642
1643 /* An XL_MASK or XLYLK_MASK or XLOCB_MASK with the BB field fixed.  */
1644 #define XLBB_MASK (XL_MASK | BB_MASK)
1645 #define XLYBB_MASK (XLYLK_MASK | BB_MASK)
1646 #define XLBOCBBB_MASK (XLOCB_MASK | BB_MASK)
1647
1648 /* An XL_MASK with the BO and BB fields fixed.  */
1649 #define XLBOBB_MASK (XL_MASK | BO_MASK | BB_MASK)
1650
1651 /* An XL_MASK with the BO, BI and BB fields fixed.  */
1652 #define XLBOBIBB_MASK (XL_MASK | BO_MASK | BI_MASK | BB_MASK)
1653
1654 /* An XO form instruction.  */
1655 #define XO(op, xop, oe, rc) \
1656   (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 1) | ((((unsigned long)(oe)) & 1) << 10) | (((unsigned long)(rc)) & 1))
1657 #define XO_MASK XO (0x3f, 0x1ff, 1, 1)
1658
1659 /* An XO_MASK with the RB field fixed.  */
1660 #define XORB_MASK (XO_MASK | RB_MASK)
1661
1662 /* An XS form instruction.  */
1663 #define XS(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 2) | (((unsigned long)(rc)) & 1))
1664 #define XS_MASK XS (0x3f, 0x1ff, 1)
1665
1666 /* A mask for the FXM version of an XFX form instruction.  */
1667 #define XFXFXM_MASK (X_MASK | (((unsigned long)1) << 20) | (((unsigned long)1) << 11))
1668
1669 /* An XFX form instruction with the FXM field filled in.  */
1670 #define XFXM(op, xop, fxm) \
1671   (X ((op), (xop)) | ((((unsigned long)(fxm)) & 0xff) << 12))
1672
1673 /* An XFX form instruction with the SPR field filled in.  */
1674 #define XSPR(op, xop, spr) \
1675   (X ((op), (xop)) | ((((unsigned long)(spr)) & 0x1f) << 16) | ((((unsigned long)(spr)) & 0x3e0) << 6))
1676 #define XSPR_MASK (X_MASK | SPR_MASK)
1677
1678 /* An XFX form instruction with the SPR field filled in except for the
1679    SPRBAT field.  */
1680 #define XSPRBAT_MASK (XSPR_MASK &~ SPRBAT_MASK)
1681
1682 /* An XFX form instruction with the SPR field filled in except for the
1683    SPRG field.  */
1684 #define XSPRG_MASK (XSPR_MASK &~ SPRG_MASK)
1685
1686 /* An X form instruction with everything filled in except the E field.  */
1687 #define XE_MASK (0xffff7fff)
1688
1689 /* An X form user context instruction.  */
1690 #define XUC(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
1691 #define XUC_MASK      XUC(0x3f, 0x1f)
1692
1693 /* The BO encodings used in extended conditional branch mnemonics.  */
1694 #define BODNZF  (0x0)
1695 #define BODNZFP (0x1)
1696 #define BODZF   (0x2)
1697 #define BODZFP  (0x3)
1698 #define BODNZT  (0x8)
1699 #define BODNZTP (0x9)
1700 #define BODZT   (0xa)
1701 #define BODZTP  (0xb)
1702
1703 #define BOF     (0x4)
1704 #define BOFP    (0x5)
1705 #define BOFM4   (0x6)
1706 #define BOFP4   (0x7)
1707 #define BOT     (0xc)
1708 #define BOTP    (0xd)
1709 #define BOTM4   (0xe)
1710 #define BOTP4   (0xf)
1711
1712 #define BODNZ   (0x10)
1713 #define BODNZP  (0x11)
1714 #define BODZ    (0x12)
1715 #define BODZP   (0x13)
1716 #define BODNZM4 (0x18)
1717 #define BODNZP4 (0x19)
1718 #define BODZM4  (0x1a)
1719 #define BODZP4  (0x1b)
1720
1721 #define BOU     (0x14)
1722
1723 /* The BI condition bit encodings used in extended conditional branch
1724    mnemonics.  */
1725 #define CBLT    (0)
1726 #define CBGT    (1)
1727 #define CBEQ    (2)
1728 #define CBSO    (3)
1729
1730 /* The TO encodings used in extended trap mnemonics.  */
1731 #define TOLGT   (0x1)
1732 #define TOLLT   (0x2)
1733 #define TOEQ    (0x4)
1734 #define TOLGE   (0x5)
1735 #define TOLNL   (0x5)
1736 #define TOLLE   (0x6)
1737 #define TOLNG   (0x6)
1738 #define TOGT    (0x8)
1739 #define TOGE    (0xc)
1740 #define TONL    (0xc)
1741 #define TOLT    (0x10)
1742 #define TOLE    (0x14)
1743 #define TONG    (0x14)
1744 #define TONE    (0x18)
1745 #define TOU     (0x1f)
1746 \f
1747 /* Smaller names for the flags so each entry in the opcodes table will
1748    fit on a single line.  */
1749 #undef  PPC
1750 #define PPC     PPC_OPCODE_PPC | PPC_OPCODE_ANY
1751 #define PPCCOM  PPC_OPCODE_PPC | PPC_OPCODE_COMMON | PPC_OPCODE_ANY
1752 #define NOPOWER4 PPC_OPCODE_NOPOWER4 | PPCCOM
1753 #define POWER4  PPC_OPCODE_POWER4 | PPCCOM
1754 #define PPC32   PPC_OPCODE_32 | PPC_OPCODE_PPC | PPC_OPCODE_ANY
1755 #define PPC64   PPC_OPCODE_64 | PPC_OPCODE_PPC | PPC_OPCODE_ANY
1756 #define PPCONLY PPC_OPCODE_PPC
1757 #define PPC403  PPC_OPCODE_403
1758 #define PPC405  PPC403
1759 #define PPC750  PPC
1760 #define PPC860  PPC
1761 #define PPCVEC  PPC_OPCODE_ALTIVEC | PPC_OPCODE_ANY | PPC_OPCODE_PPC
1762 #define POWER   PPC_OPCODE_POWER | PPC_OPCODE_ANY
1763 #define POWER2  PPC_OPCODE_POWER | PPC_OPCODE_POWER2 | PPC_OPCODE_ANY
1764 #define PPCPWR2 PPC_OPCODE_PPC | PPC_OPCODE_POWER | PPC_OPCODE_POWER2 | PPC_OPCODE_ANY
1765 #define POWER32 PPC_OPCODE_POWER | PPC_OPCODE_ANY | PPC_OPCODE_32
1766 #define COM     PPC_OPCODE_POWER | PPC_OPCODE_PPC | PPC_OPCODE_COMMON | PPC_OPCODE_ANY
1767 #define COM32   PPC_OPCODE_POWER | PPC_OPCODE_PPC | PPC_OPCODE_COMMON | PPC_OPCODE_ANY | PPC_OPCODE_32
1768 #define M601    PPC_OPCODE_POWER | PPC_OPCODE_601 | PPC_OPCODE_ANY
1769 #define PWRCOM  PPC_OPCODE_POWER | PPC_OPCODE_601 | PPC_OPCODE_COMMON | PPC_OPCODE_ANY
1770 #define MFDEC1  PPC_OPCODE_POWER
1771 #define MFDEC2  PPC_OPCODE_PPC | PPC_OPCODE_601
1772 #define BOOKE   PPC_OPCODE_BOOKE
1773 #define BOOKE64 PPC_OPCODE_BOOKE64
1774 #define CLASSIC PPC_OPCODE_CLASSIC
1775 #define PPCSPE  PPC_OPCODE_SPE
1776 #define PPCISEL PPC_OPCODE_ISEL
1777 #define PPCEFS  PPC_OPCODE_EFS
1778 #define PPCBRLK PPC_OPCODE_BRLOCK
1779 #define PPCPMR  PPC_OPCODE_PMR
1780 #define PPCCHLK PPC_OPCODE_CACHELCK
1781 #define PPCRFMCI        PPC_OPCODE_RFMCI
1782 \f
1783 /* The opcode table.
1784
1785    The format of the opcode table is:
1786
1787    NAME      OPCODE     MASK            FLAGS           { OPERANDS }
1788
1789    NAME is the name of the instruction.
1790    OPCODE is the instruction opcode.
1791    MASK is the opcode mask; this is used to tell the disassembler
1792      which bits in the actual opcode must match OPCODE.
1793    FLAGS are flags indicated what processors support the instruction.
1794    OPERANDS is the list of operands.
1795
1796    The disassembler reads the table in order and prints the first
1797    instruction which matches, so this table is sorted to put more
1798    specific instructions before more general instructions.  It is also
1799    sorted by major opcode.  */
1800
1801 const struct powerpc_opcode powerpc_opcodes[] = {
1802 { "tdlgti",  OPTO(2,TOLGT), OPTO_MASK,  PPC64,          { RA, SI } },
1803 { "tdllti",  OPTO(2,TOLLT), OPTO_MASK,  PPC64,          { RA, SI } },
1804 { "tdeqi",   OPTO(2,TOEQ), OPTO_MASK,   PPC64,          { RA, SI } },
1805 { "tdlgei",  OPTO(2,TOLGE), OPTO_MASK,  PPC64,          { RA, SI } },
1806 { "tdlnli",  OPTO(2,TOLNL), OPTO_MASK,  PPC64,          { RA, SI } },
1807 { "tdllei",  OPTO(2,TOLLE), OPTO_MASK,  PPC64,          { RA, SI } },
1808 { "tdlngi",  OPTO(2,TOLNG), OPTO_MASK,  PPC64,          { RA, SI } },
1809 { "tdgti",   OPTO(2,TOGT), OPTO_MASK,   PPC64,          { RA, SI } },
1810 { "tdgei",   OPTO(2,TOGE), OPTO_MASK,   PPC64,          { RA, SI } },
1811 { "tdnli",   OPTO(2,TONL), OPTO_MASK,   PPC64,          { RA, SI } },
1812 { "tdlti",   OPTO(2,TOLT), OPTO_MASK,   PPC64,          { RA, SI } },
1813 { "tdlei",   OPTO(2,TOLE), OPTO_MASK,   PPC64,          { RA, SI } },
1814 { "tdngi",   OPTO(2,TONG), OPTO_MASK,   PPC64,          { RA, SI } },
1815 { "tdnei",   OPTO(2,TONE), OPTO_MASK,   PPC64,          { RA, SI } },
1816 { "tdi",     OP(2),     OP_MASK,        PPC64,          { TO, RA, SI } },
1817
1818 { "twlgti",  OPTO(3,TOLGT), OPTO_MASK,  PPCCOM,         { RA, SI } },
1819 { "tlgti",   OPTO(3,TOLGT), OPTO_MASK,  PWRCOM,         { RA, SI } },
1820 { "twllti",  OPTO(3,TOLLT), OPTO_MASK,  PPCCOM,         { RA, SI } },
1821 { "tllti",   OPTO(3,TOLLT), OPTO_MASK,  PWRCOM,         { RA, SI } },
1822 { "tweqi",   OPTO(3,TOEQ), OPTO_MASK,   PPCCOM,         { RA, SI } },
1823 { "teqi",    OPTO(3,TOEQ), OPTO_MASK,   PWRCOM,         { RA, SI } },
1824 { "twlgei",  OPTO(3,TOLGE), OPTO_MASK,  PPCCOM,         { RA, SI } },
1825 { "tlgei",   OPTO(3,TOLGE), OPTO_MASK,  PWRCOM,         { RA, SI } },
1826 { "twlnli",  OPTO(3,TOLNL), OPTO_MASK,  PPCCOM,         { RA, SI } },
1827 { "tlnli",   OPTO(3,TOLNL), OPTO_MASK,  PWRCOM,         { RA, SI } },
1828 { "twllei",  OPTO(3,TOLLE), OPTO_MASK,  PPCCOM,         { RA, SI } },
1829 { "tllei",   OPTO(3,TOLLE), OPTO_MASK,  PWRCOM,         { RA, SI } },
1830 { "twlngi",  OPTO(3,TOLNG), OPTO_MASK,  PPCCOM,         { RA, SI } },
1831 { "tlngi",   OPTO(3,TOLNG), OPTO_MASK,  PWRCOM,         { RA, SI } },
1832 { "twgti",   OPTO(3,TOGT), OPTO_MASK,   PPCCOM,         { RA, SI } },
1833 { "tgti",    OPTO(3,TOGT), OPTO_MASK,   PWRCOM,         { RA, SI } },
1834 { "twgei",   OPTO(3,TOGE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1835 { "tgei",    OPTO(3,TOGE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1836 { "twnli",   OPTO(3,TONL), OPTO_MASK,   PPCCOM,         { RA, SI } },
1837 { "tnli",    OPTO(3,TONL), OPTO_MASK,   PWRCOM,         { RA, SI } },
1838 { "twlti",   OPTO(3,TOLT), OPTO_MASK,   PPCCOM,         { RA, SI } },
1839 { "tlti",    OPTO(3,TOLT), OPTO_MASK,   PWRCOM,         { RA, SI } },
1840 { "twlei",   OPTO(3,TOLE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1841 { "tlei",    OPTO(3,TOLE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1842 { "twngi",   OPTO(3,TONG), OPTO_MASK,   PPCCOM,         { RA, SI } },
1843 { "tngi",    OPTO(3,TONG), OPTO_MASK,   PWRCOM,         { RA, SI } },
1844 { "twnei",   OPTO(3,TONE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1845 { "tnei",    OPTO(3,TONE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1846 { "twi",     OP(3),     OP_MASK,        PPCCOM,         { TO, RA, SI } },
1847 { "ti",      OP(3),     OP_MASK,        PWRCOM,         { TO, RA, SI } },
1848
1849 { "macchw",     XO(4,172,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1850 { "macchw.",    XO(4,172,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1851 { "macchwo",    XO(4,172,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1852 { "macchwo.",   XO(4,172,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1853 { "macchws",    XO(4,236,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1854 { "macchws.",   XO(4,236,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1855 { "macchwso",   XO(4,236,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1856 { "macchwso.",  XO(4,236,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1857 { "macchwsu",   XO(4,204,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1858 { "macchwsu.",  XO(4,204,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1859 { "macchwsuo",  XO(4,204,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1860 { "macchwsuo.", XO(4,204,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1861 { "macchwu",    XO(4,140,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1862 { "macchwu.",   XO(4,140,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1863 { "macchwuo",   XO(4,140,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1864 { "macchwuo.",  XO(4,140,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1865 { "machhw",     XO(4,44,0,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1866 { "machhw.",    XO(4,44,0,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1867 { "machhwo",    XO(4,44,1,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1868 { "machhwo.",   XO(4,44,1,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1869 { "machhws",    XO(4,108,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1870 { "machhws.",   XO(4,108,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1871 { "machhwso",   XO(4,108,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1872 { "machhwso.",  XO(4,108,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1873 { "machhwsu",   XO(4,76,0,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1874 { "machhwsu.",  XO(4,76,0,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1875 { "machhwsuo",  XO(4,76,1,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1876 { "machhwsuo.", XO(4,76,1,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1877 { "machhwu",    XO(4,12,0,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1878 { "machhwu.",   XO(4,12,0,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1879 { "machhwuo",   XO(4,12,1,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1880 { "machhwuo.",  XO(4,12,1,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1881 { "maclhw",     XO(4,428,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1882 { "maclhw.",    XO(4,428,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1883 { "maclhwo",    XO(4,428,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1884 { "maclhwo.",   XO(4,428,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1885 { "maclhws",    XO(4,492,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1886 { "maclhws.",   XO(4,492,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1887 { "maclhwso",   XO(4,492,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1888 { "maclhwso.",  XO(4,492,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1889 { "maclhwsu",   XO(4,460,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1890 { "maclhwsu.",  XO(4,460,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1891 { "maclhwsuo",  XO(4,460,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1892 { "maclhwsuo.", XO(4,460,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1893 { "maclhwu",    XO(4,396,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1894 { "maclhwu.",   XO(4,396,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1895 { "maclhwuo",   XO(4,396,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1896 { "maclhwuo.",  XO(4,396,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1897 { "mulchw",     XRC(4,168,0),  X_MASK,  PPC405,         { RT, RA, RB } },
1898 { "mulchw.",    XRC(4,168,1),  X_MASK,  PPC405,         { RT, RA, RB } },
1899 { "mulchwu",    XRC(4,136,0),  X_MASK,  PPC405,         { RT, RA, RB } },
1900 { "mulchwu.",   XRC(4,136,1),  X_MASK,  PPC405,         { RT, RA, RB } },
1901 { "mulhhw",     XRC(4,40,0),   X_MASK,  PPC405,         { RT, RA, RB } },
1902 { "mulhhw.",    XRC(4,40,1),   X_MASK,  PPC405,         { RT, RA, RB } },
1903 { "mulhhwu",    XRC(4,8,0),    X_MASK,  PPC405,         { RT, RA, RB } },
1904 { "mulhhwu.",   XRC(4,8,1),    X_MASK,  PPC405,         { RT, RA, RB } },
1905 { "mullhw",     XRC(4,424,0),  X_MASK,  PPC405,         { RT, RA, RB } },
1906 { "mullhw.",    XRC(4,424,1),  X_MASK,  PPC405,         { RT, RA, RB } },
1907 { "mullhwu",    XRC(4,392,0),  X_MASK,  PPC405,         { RT, RA, RB } },
1908 { "mullhwu.",   XRC(4,392,1),  X_MASK,  PPC405,         { RT, RA, RB } },
1909 { "nmacchw",    XO(4,174,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1910 { "nmacchw.",   XO(4,174,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1911 { "nmacchwo",   XO(4,174,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1912 { "nmacchwo.",  XO(4,174,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1913 { "nmacchws",   XO(4,238,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1914 { "nmacchws.",  XO(4,238,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1915 { "nmacchwso",  XO(4,238,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1916 { "nmacchwso.", XO(4,238,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1917 { "nmachhw",    XO(4,46,0,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1918 { "nmachhw.",   XO(4,46,0,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1919 { "nmachhwo",   XO(4,46,1,0),  XO_MASK, PPC405,         { RT, RA, RB } },
1920 { "nmachhwo.",  XO(4,46,1,1),  XO_MASK, PPC405,         { RT, RA, RB } },
1921 { "nmachhws",   XO(4,110,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1922 { "nmachhws.",  XO(4,110,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1923 { "nmachhwso",  XO(4,110,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1924 { "nmachhwso.", XO(4,110,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1925 { "nmaclhw",    XO(4,430,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1926 { "nmaclhw.",   XO(4,430,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1927 { "nmaclhwo",   XO(4,430,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1928 { "nmaclhwo.",  XO(4,430,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1929 { "nmaclhws",   XO(4,494,0,0), XO_MASK, PPC405,         { RT, RA, RB } },
1930 { "nmaclhws.",  XO(4,494,0,1), XO_MASK, PPC405,         { RT, RA, RB } },
1931 { "nmaclhwso",  XO(4,494,1,0), XO_MASK, PPC405,         { RT, RA, RB } },
1932 { "nmaclhwso.", XO(4,494,1,1), XO_MASK, PPC405,         { RT, RA, RB } },
1933 { "mfvscr",  VX(4, 1540), VX_MASK,      PPCVEC,         { VD } },
1934 { "mtvscr",  VX(4, 1604), VX_MASK,      PPCVEC,         { VB } },
1935 { "vaddcuw", VX(4,  384), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1936 { "vaddfp",  VX(4,   10), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1937 { "vaddsbs", VX(4,  768), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1938 { "vaddshs", VX(4,  832), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1939 { "vaddsws", VX(4,  896), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1940 { "vaddubm", VX(4,    0), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1941 { "vaddubs", VX(4,  512), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1942 { "vadduhm", VX(4,   64), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1943 { "vadduhs", VX(4,  576), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1944 { "vadduwm", VX(4,  128), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1945 { "vadduws", VX(4,  640), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1946 { "vand",    VX(4, 1028), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1947 { "vandc",   VX(4, 1092), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1948 { "vavgsb",  VX(4, 1282), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1949 { "vavgsh",  VX(4, 1346), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1950 { "vavgsw",  VX(4, 1410), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1951 { "vavgub",  VX(4, 1026), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1952 { "vavguh",  VX(4, 1090), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1953 { "vavguw",  VX(4, 1154), VX_MASK,      PPCVEC,         { VD, VA, VB } },
1954 { "vcfsx",   VX(4,  842), VX_MASK,      PPCVEC,         { VD, VB, UIMM } },
1955 { "vcfux",   VX(4,  778), VX_MASK,      PPCVEC,         { VD, VB, UIMM } },
1956 { "vcmpbfp",   VXR(4, 966, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1957 { "vcmpbfp.",  VXR(4, 966, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1958 { "vcmpeqfp",  VXR(4, 198, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1959 { "vcmpeqfp.", VXR(4, 198, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1960 { "vcmpequb",  VXR(4,   6, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1961 { "vcmpequb.", VXR(4,   6, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1962 { "vcmpequh",  VXR(4,  70, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1963 { "vcmpequh.", VXR(4,  70, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1964 { "vcmpequw",  VXR(4, 134, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1965 { "vcmpequw.", VXR(4, 134, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1966 { "vcmpgefp",  VXR(4, 454, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1967 { "vcmpgefp.", VXR(4, 454, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1968 { "vcmpgtfp",  VXR(4, 710, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1969 { "vcmpgtfp.", VXR(4, 710, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1970 { "vcmpgtsb",  VXR(4, 774, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1971 { "vcmpgtsb.", VXR(4, 774, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1972 { "vcmpgtsh",  VXR(4, 838, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1973 { "vcmpgtsh.", VXR(4, 838, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1974 { "vcmpgtsw",  VXR(4, 902, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1975 { "vcmpgtsw.", VXR(4, 902, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1976 { "vcmpgtub",  VXR(4, 518, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1977 { "vcmpgtub.", VXR(4, 518, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1978 { "vcmpgtuh",  VXR(4, 582, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1979 { "vcmpgtuh.", VXR(4, 582, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1980 { "vcmpgtuw",  VXR(4, 646, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1981 { "vcmpgtuw.", VXR(4, 646, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
1982 { "vctsxs",    VX(4,  970), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
1983 { "vctuxs",    VX(4,  906), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
1984 { "vexptefp",  VX(4,  394), VX_MASK,    PPCVEC,         { VD, VB } },
1985 { "vlogefp",   VX(4,  458), VX_MASK,    PPCVEC,         { VD, VB } },
1986 { "vmaddfp",   VXA(4,  46), VXA_MASK,   PPCVEC,         { VD, VA, VC, VB } },
1987 { "vmaxfp",    VX(4, 1034), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1988 { "vmaxsb",    VX(4,  258), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1989 { "vmaxsh",    VX(4,  322), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1990 { "vmaxsw",    VX(4,  386), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1991 { "vmaxub",    VX(4,    2), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1992 { "vmaxuh",    VX(4,   66), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1993 { "vmaxuw",    VX(4,  130), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1994 { "vmhaddshs", VXA(4,  32), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
1995 { "vmhraddshs", VXA(4, 33), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
1996 { "vminfp",    VX(4, 1098), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1997 { "vminsb",    VX(4,  770), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1998 { "vminsh",    VX(4,  834), VX_MASK,    PPCVEC,         { VD, VA, VB } },
1999 { "vminsw",    VX(4,  898), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2000 { "vminub",    VX(4,  514), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2001 { "vminuh",    VX(4,  578), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2002 { "vminuw",    VX(4,  642), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2003 { "vmladduhm", VXA(4,  34), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2004 { "vmrghb",    VX(4,   12), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2005 { "vmrghh",    VX(4,   76), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2006 { "vmrghw",    VX(4,  140), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2007 { "vmrglb",    VX(4,  268), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2008 { "vmrglh",    VX(4,  332), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2009 { "vmrglw",    VX(4,  396), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2010 { "vmsummbm",  VXA(4,  37), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2011 { "vmsumshm",  VXA(4,  40), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2012 { "vmsumshs",  VXA(4,  41), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2013 { "vmsumubm",  VXA(4,  36), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2014 { "vmsumuhm",  VXA(4,  38), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2015 { "vmsumuhs",  VXA(4,  39), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2016 { "vmulesb",   VX(4,  776), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2017 { "vmulesh",   VX(4,  840), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2018 { "vmuleub",   VX(4,  520), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2019 { "vmuleuh",   VX(4,  584), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2020 { "vmulosb",   VX(4,  264), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2021 { "vmulosh",   VX(4,  328), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2022 { "vmuloub",   VX(4,    8), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2023 { "vmulouh",   VX(4,   72), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2024 { "vnmsubfp",  VXA(4,  47), VXA_MASK,   PPCVEC,         { VD, VA, VC, VB } },
2025 { "vnor",      VX(4, 1284), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2026 { "vor",       VX(4, 1156), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2027 { "vperm",     VXA(4,  43), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2028 { "vpkpx",     VX(4,  782), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2029 { "vpkshss",   VX(4,  398), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2030 { "vpkshus",   VX(4,  270), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2031 { "vpkswss",   VX(4,  462), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2032 { "vpkswus",   VX(4,  334), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2033 { "vpkuhum",   VX(4,   14), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2034 { "vpkuhus",   VX(4,  142), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2035 { "vpkuwum",   VX(4,   78), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2036 { "vpkuwus",   VX(4,  206), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2037 { "vrefp",     VX(4,  266), VX_MASK,    PPCVEC,         { VD, VB } },
2038 { "vrfim",     VX(4,  714), VX_MASK,    PPCVEC,         { VD, VB } },
2039 { "vrfin",     VX(4,  522), VX_MASK,    PPCVEC,         { VD, VB } },
2040 { "vrfip",     VX(4,  650), VX_MASK,    PPCVEC,         { VD, VB } },
2041 { "vrfiz",     VX(4,  586), VX_MASK,    PPCVEC,         { VD, VB } },
2042 { "vrlb",      VX(4,    4), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2043 { "vrlh",      VX(4,   68), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2044 { "vrlw",      VX(4,  132), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2045 { "vrsqrtefp", VX(4,  330), VX_MASK,    PPCVEC,         { VD, VB } },
2046 { "vsel",      VXA(4,  42), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2047 { "vsl",       VX(4,  452), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2048 { "vslb",      VX(4,  260), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2049 { "vsldoi",    VXA(4,  44), VXA_MASK,   PPCVEC,         { VD, VA, VB, SHB } },
2050 { "vslh",      VX(4,  324), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2051 { "vslo",      VX(4, 1036), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2052 { "vslw",      VX(4,  388), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2053 { "vspltb",    VX(4,  524), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2054 { "vsplth",    VX(4,  588), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2055 { "vspltisb",  VX(4,  780), VX_MASK,    PPCVEC,         { VD, SIMM } },
2056 { "vspltish",  VX(4,  844), VX_MASK,    PPCVEC,         { VD, SIMM } },
2057 { "vspltisw",  VX(4,  908), VX_MASK,    PPCVEC,         { VD, SIMM } },
2058 { "vspltw",    VX(4,  652), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2059 { "vsr",       VX(4,  708), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2060 { "vsrab",     VX(4,  772), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2061 { "vsrah",     VX(4,  836), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2062 { "vsraw",     VX(4,  900), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2063 { "vsrb",      VX(4,  516), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2064 { "vsrh",      VX(4,  580), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2065 { "vsro",      VX(4, 1100), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2066 { "vsrw",      VX(4,  644), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2067 { "vsubcuw",   VX(4, 1408), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2068 { "vsubfp",    VX(4,   74), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2069 { "vsubsbs",   VX(4, 1792), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2070 { "vsubshs",   VX(4, 1856), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2071 { "vsubsws",   VX(4, 1920), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2072 { "vsububm",   VX(4, 1024), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2073 { "vsububs",   VX(4, 1536), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2074 { "vsubuhm",   VX(4, 1088), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2075 { "vsubuhs",   VX(4, 1600), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2076 { "vsubuwm",   VX(4, 1152), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2077 { "vsubuws",   VX(4, 1664), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2078 { "vsumsws",   VX(4, 1928), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2079 { "vsum2sws",  VX(4, 1672), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2080 { "vsum4sbs",  VX(4, 1800), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2081 { "vsum4shs",  VX(4, 1608), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2082 { "vsum4ubs",  VX(4, 1544), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2083 { "vupkhpx",   VX(4,  846), VX_MASK,    PPCVEC,         { VD, VB } },
2084 { "vupkhsb",   VX(4,  526), VX_MASK,    PPCVEC,         { VD, VB } },
2085 { "vupkhsh",   VX(4,  590), VX_MASK,    PPCVEC,         { VD, VB } },
2086 { "vupklpx",   VX(4,  974), VX_MASK,    PPCVEC,         { VD, VB } },
2087 { "vupklsb",   VX(4,  654), VX_MASK,    PPCVEC,         { VD, VB } },
2088 { "vupklsh",   VX(4,  718), VX_MASK,    PPCVEC,         { VD, VB } },
2089 { "vxor",      VX(4, 1220), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2090
2091 { "evaddw",    VX(4, 512), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2092 { "evaddiw",   VX(4, 514), VX_MASK,     PPCSPE,         { RD, RB, UIMM } },
2093 { "evsubfw",   VX(4, 516), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2094 { "evsubifw",  VX(4, 518), VX_MASK,     PPCSPE,         { RD, UIMM, RB } },
2095 { "evabs",     VX(4, 520), VX_MASK,     PPCSPE,         { RD, RA } },
2096 { "evneg",     VX(4, 521), VX_MASK,     PPCSPE,         { RD, RA } },
2097 { "evextsb",   VX(4, 522), VX_MASK,     PPCSPE,         { RD, RA } },
2098 { "evextsh",   VX(4, 523), VX_MASK,     PPCSPE,         { RD, RA } },
2099 { "evrndw",    VX(4, 524), VX_MASK,     PPCSPE,         { RD, RA } },
2100 { "evcntlzw",  VX(4, 525), VX_MASK,     PPCSPE,         { RD, RA } },
2101 { "evcntlsw",  VX(4, 526), VX_MASK,     PPCSPE,         { RD, RA } },
2102
2103 { "brinc",     VX(4, 527), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2104
2105 { "evand",     VX(4, 529), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2106 { "evandc",    VX(4, 530), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2107 { "evor",      VX(4, 535), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2108 { "evorc",     VX(4, 539), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2109 { "evxor",     VX(4, 534), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2110 { "eveqv",     VX(4, 537), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2111 { "evnand",    VX(4, 542), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2112 { "evnor",     VX(4, 536), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2113
2114 { "evrlw",     VX(4, 552), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2115 { "evrlwi",    VX(4, 554), VX_MASK,     PPCSPE,         { RD, RA, EVUIMM } },
2116 { "evslw",     VX(4, 548), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2117 { "evslwi",    VX(4, 550), VX_MASK,     PPCSPE,         { RD, RA, EVUIMM } },
2118 { "evsrws",    VX(4, 545), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2119 { "evsrwu",    VX(4, 544), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2120 { "evsrwis",   VX(4, 547), VX_MASK,     PPCSPE,         { RD, RA, EVUIMM } },
2121 { "evsrwiu",   VX(4, 546), VX_MASK,     PPCSPE,         { RD, RA, EVUIMM } },
2122 { "evsplati",  VX(4, 553), VX_MASK,     PPCSPE,         { RD, SIMM } },
2123 { "evsplatfi", VX(4, 555), VX_MASK,     PPCSPE,         { RD, SIMM } },
2124 { "evmergehi", VX(4, 556), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2125 { "evmergelo", VX(4, 557), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2126 { "evmergehilo",VX(4,558), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2127 { "evmergelohi",VX(4,559), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2128
2129 { "evcmpgts",  VX(4, 561), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2130 { "evcmpgtu",  VX(4, 560), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2131 { "evcmplts",  VX(4, 563), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2132 { "evcmpltu",  VX(4, 562), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2133 { "evcmpeq",   VX(4, 564), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2134 { "evsel",     EVSEL(4,79),EVSEL_MASK,  PPCSPE,         { RD, RA, RB, CRFS } },
2135
2136 { "evldd",     VX(4, 769), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2137 { "evlddx",    VX(4, 768), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2138 { "evldw",     VX(4, 771), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2139 { "evldwx",    VX(4, 770), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2140 { "evldh",     VX(4, 773), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2141 { "evldhx",    VX(4, 772), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2142 { "evlwhe",    VX(4, 785), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2143 { "evlwhex",   VX(4, 784), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2144 { "evlwhou",   VX(4, 789), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2145 { "evlwhoux",  VX(4, 788), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2146 { "evlwhos",   VX(4, 791), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2147 { "evlwhosx",  VX(4, 790), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2148 { "evlwwsplat",VX(4, 793), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2149 { "evlwwsplatx",VX(4, 792), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2150 { "evlwhsplat",VX(4, 797), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2151 { "evlwhsplatx",VX(4, 796), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2152 { "evlhhesplat",VX(4, 777), VX_MASK,    PPCSPE,         { RS, EVUIMM_2, RA } },
2153 { "evlhhesplatx",VX(4, 776), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2154 { "evlhhousplat",VX(4, 781), VX_MASK,   PPCSPE,         { RS, EVUIMM_2, RA } },
2155 { "evlhhousplatx",VX(4, 780), VX_MASK,  PPCSPE,         { RS, RA, RB } },
2156 { "evlhhossplat",VX(4, 783), VX_MASK,   PPCSPE,         { RS, EVUIMM_2, RA } },
2157 { "evlhhossplatx",VX(4, 782), VX_MASK,  PPCSPE,         { RS, RA, RB } },
2158
2159 { "evstdd",    VX(4, 801), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2160 { "evstddx",   VX(4, 800), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2161 { "evstdw",    VX(4, 803), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2162 { "evstdwx",   VX(4, 802), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2163 { "evstdh",    VX(4, 805), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2164 { "evstdhx",   VX(4, 804), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2165 { "evstwwe",   VX(4, 825), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2166 { "evstwwex",  VX(4, 824), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2167 { "evstwwo",   VX(4, 829), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2168 { "evstwwox",  VX(4, 828), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2169 { "evstwhe",   VX(4, 817), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2170 { "evstwhex",  VX(4, 816), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2171 { "evstwho",   VX(4, 821), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2172 { "evstwhox",  VX(4, 820), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2173
2174 { "evfsabs",   VX(4, 644), VX_MASK,     PPCSPE,         { RD, RA } },
2175 { "evfsnabs",  VX(4, 645), VX_MASK,     PPCSPE,         { RD, RA } },
2176 { "evfsneg",   VX(4, 656), VX_MASK,     PPCSPE,         { RD, RA } },
2177 { "evfsadd",   VX(4, 640), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2178 { "evfssub",   VX(4, 641), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2179 { "evfsmul",   VX(4, 648), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2180 { "evfsdiv",   VX(4, 649), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2181 { "evfscmpgt", VX(4, 652), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2182 { "evfscmplt", VX(4, 653), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2183 { "evfscmpeq", VX(4, 654), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2184 { "evfststgt", VX(4, 668), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2185 { "evfststlt", VX(4, 669), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2186 { "evfststeq", VX(4, 670), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2187 { "evfscfui",  VX(4, 656), VX_MASK,     PPCSPE,         { RD, RB } },
2188 { "evfsctuiz", VX(4, 664), VX_MASK,     PPCSPE,         { RD, RB } },
2189 { "evfscfsi",  VX(4, 657), VX_MASK,     PPCSPE,         { RD, RB } },
2190 { "evfscfuf",  VX(4, 658), VX_MASK,     PPCSPE,         { RD, RB } },
2191 { "evfscfsf",  VX(4, 659), VX_MASK,     PPCSPE,         { RD, RB } },
2192 { "evfsctui",  VX(4, 660), VX_MASK,     PPCSPE,         { RD, RB } },
2193 { "evfsctsi",  VX(4, 661), VX_MASK,     PPCSPE,         { RD, RB } },
2194 { "evfsctsiz", VX(4, 666), VX_MASK,     PPCSPE,         { RD, RB } },
2195 { "evfsctuf",  VX(4, 662), VX_MASK,     PPCSPE,         { RD, RB } },
2196 { "evfsctsf",  VX(4, 663), VX_MASK,     PPCSPE,         { RD, RB } },
2197
2198 { "efsabs",   VX(4, 708), VX_MASK,      PPCEFS,         { RD, RA } },
2199 { "efsnabs",  VX(4, 709), VX_MASK,      PPCEFS,         { RD, RA } },
2200 { "efsneg",   VX(4, 710), VX_MASK,      PPCEFS,         { RD, RA } },
2201 { "efsadd",   VX(4, 704), VX_MASK,      PPCEFS,         { RD, RA, RB } },
2202 { "efssub",   VX(4, 705), VX_MASK,      PPCEFS,         { RD, RA, RB } },
2203 { "efsmul",   VX(4, 712), VX_MASK,      PPCEFS,         { RD, RA, RB } },
2204 { "efsdiv",   VX(4, 713), VX_MASK,      PPCEFS,         { RD, RA, RB } },
2205 { "efscmpgt", VX(4, 716), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2206 { "efscmplt", VX(4, 717), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2207 { "efscmpeq", VX(4, 718), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2208 { "efststgt", VX(4, 732), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2209 { "efststlt", VX(4, 733), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2210 { "efststeq", VX(4, 734), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2211 { "efscfui",  VX(4, 720), VX_MASK,      PPCEFS,         { RD, RB } },
2212 { "efsctuiz", VX(4, 728), VX_MASK,      PPCEFS,         { RD, RB } },
2213 { "efscfsi",  VX(4, 721), VX_MASK,      PPCEFS,         { RD, RB } },
2214 { "efscfuf",  VX(4, 722), VX_MASK,      PPCEFS,         { RD, RB } },
2215 { "efscfsf",  VX(4, 723), VX_MASK,      PPCEFS,         { RD, RB } },
2216 { "efsctui",  VX(4, 724), VX_MASK,      PPCEFS,         { RD, RB } },
2217 { "efsctsi",  VX(4, 725), VX_MASK,      PPCEFS,         { RD, RB } },
2218 { "efsctsiz", VX(4, 730), VX_MASK,      PPCEFS,         { RD, RB } },
2219 { "efsctuf",  VX(4, 726), VX_MASK,      PPCEFS,         { RD, RB } },
2220 { "efsctsf",  VX(4, 727), VX_MASK,      PPCEFS,         { RD, RB } },
2221
2222 { "evsabs",    VX(4, 708), VX_MASK,     PPCSPE,         { RD, RA } },
2223 { "evsnabs",   VX(4, 709), VX_MASK,     PPCSPE,         { RD, RA } },
2224 { "evsneg",    VX(4, 710), VX_MASK,     PPCSPE,         { RD, RA } },
2225 { "evsadd",    VX(4, 704), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2226 { "evssub",    VX(4, 705), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2227 { "evsmul",    VX(4, 712), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2228 { "evsdiv",    VX(4, 713), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2229 { "evscmpgt",  VX(4, 716), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2230 { "evsgmplt",  VX(4, 717), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2231 { "evsgmpeq",  VX(4, 718), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2232 { "evststgt",  VX(4, 732), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2233 { "evststlt",  VX(4, 733), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2234 { "evststeq",  VX(4, 734), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2235 { "evscfui",   VX(4, 720), VX_MASK,     PPCSPE,         { RD, RB } },
2236 { "evscfsi",   VX(4, 721), VX_MASK,     PPCSPE,         { RD, RB } },
2237 { "evscfuf",   VX(4, 722), VX_MASK,     PPCSPE,         { RD, RB } },
2238 { "evscfsf",   VX(4, 723), VX_MASK,     PPCSPE,         { RD, RB } },
2239 { "evsctui",   VX(4, 724), VX_MASK,     PPCSPE,         { RD, RB } },
2240 { "evsctuiz",  VX(4, 728), VX_MASK,     PPCSPE,         { RD, RB } },
2241 { "evsctsi",   VX(4, 725), VX_MASK,     PPCSPE,         { RD, RB } },
2242 { "evsctsiz",  VX(4, 730), VX_MASK,     PPCSPE,         { RD, RB } },
2243 { "evsctuf",   VX(4, 726), VX_MASK,     PPCSPE,         { RD, RB } },
2244 { "evsctsf",   VX(4, 727), VX_MASK,     PPCSPE,         { RD, RB } },
2245
2246 { "evmhossf",  VX(4, 1031), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2247 { "evmhossfa", VX(4, 1063), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2248 { "evmhosmf",  VX(4, 1039), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2249 { "evmhosmfa", VX(4, 1071), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2250 { "evmhosmi",  VX(4, 1037), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2251 { "evmhosmia", VX(4, 1069), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2252 { "evmhoumi",  VX(4, 1036), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2253 { "evmhoumia", VX(4, 1068), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2254 { "evmhessf",  VX(4, 1027), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2255 { "evmhessfa", VX(4, 1059), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2256 { "evmhesmf",  VX(4, 1035), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2257 { "evmhesmfa", VX(4, 1067), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2258 { "evmhesmi",  VX(4, 1033), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2259 { "evmhesmia", VX(4, 1065), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2260 { "evmheumi",  VX(4, 1032), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2261 { "evmheumia", VX(4, 1064), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2262
2263 { "evmhossfaaw",VX(4, 1287), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2264 { "evmhossiaaw",VX(4, 1285), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2265 { "evmhosmfaaw",VX(4, 1295), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2266 { "evmhosmiaaw",VX(4, 1293), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2267 { "evmhousiaaw",VX(4, 1284), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2268 { "evmhoumiaaw",VX(4, 1292), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2269 { "evmhessfaaw",VX(4, 1283), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2270 { "evmhessiaaw",VX(4, 1281), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2271 { "evmhesmfaaw",VX(4, 1291), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2272 { "evmhesmiaaw",VX(4, 1289), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2273 { "evmheusiaaw",VX(4, 1280), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2274 { "evmheumiaaw",VX(4, 1288), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2275
2276 { "evmhossfanw",VX(4, 1415), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2277 { "evmhossianw",VX(4, 1413), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2278 { "evmhosmfanw",VX(4, 1423), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2279 { "evmhosmianw",VX(4, 1421), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2280 { "evmhousianw",VX(4, 1412), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2281 { "evmhoumianw",VX(4, 1420), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2282 { "evmhessfanw",VX(4, 1411), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2283 { "evmhessianw",VX(4, 1409), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2284 { "evmhesmfanw",VX(4, 1419), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2285 { "evmhesmianw",VX(4, 1417), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2286 { "evmheusianw",VX(4, 1408), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2287 { "evmheumianw",VX(4, 1416), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2288
2289 { "evmhogsmfaa",VX(4, 1327), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2290 { "evmhogsmiaa",VX(4, 1325), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2291 { "evmhogumiaa",VX(4, 1324), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2292 { "evmhegsmfaa",VX(4, 1323), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2293 { "evmhegsmiaa",VX(4, 1321), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2294 { "evmhegumiaa",VX(4, 1320), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2295
2296 { "evmhogsmfan",VX(4, 1455), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2297 { "evmhogsmian",VX(4, 1453), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2298 { "evmhogumian",VX(4, 1452), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2299 { "evmhegsmfan",VX(4, 1451), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2300 { "evmhegsmian",VX(4, 1449), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2301 { "evmhegumian",VX(4, 1448), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2302
2303 { "evmwhssf",  VX(4, 1095), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2304 { "evmwhssfa", VX(4, 1127), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2305 { "evmwhsmf",  VX(4, 1103), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2306 { "evmwhsmfa", VX(4, 1135), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2307 { "evmwhsmi",  VX(4, 1101), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2308 { "evmwhsmia", VX(4, 1133), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2309 { "evmwhumi",  VX(4, 1100), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2310 { "evmwhumia", VX(4, 1132), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2311
2312 { "evmwlssf",  VX(4, 1091), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2313 { "evmwlssfa", VX(4, 1123), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2314 { "evmwlsmf",  VX(4, 1099), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2315 { "evmwlsmfa", VX(4, 1131), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2316 { "evmwlumi",  VX(4, 1096), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2317 { "evmwlumia", VX(4, 1128), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2318
2319 { "evmwhssfaa",VX(4, 1351), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2320 { "evmwhssmaa",VX(4, 1349), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2321 { "evmwhsmfaa",VX(4, 1359), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2322 { "evmwhsmiaa",VX(4, 1357), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2323 { "evmwhusiaa",VX(4, 1348), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2324 { "evmwhumiaa",VX(4, 1356), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2325
2326 { "evmwlssfaaw",VX(4, 1347), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2327 { "evmwlssiaaw",VX(4, 1345), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2328 { "evmwlsmfaaw",VX(4, 1355), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2329 { "evmwlsmiaaw",VX(4, 1353), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2330 { "evmwlusiaaw",VX(4, 1344), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2331 { "evmwlumiaaw",VX(4, 1352), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2332
2333 { "evmwhssfan",VX(4, 1479), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2334 { "evmwhssian",VX(4, 1477), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2335 { "evmwhsmfan",VX(4, 1487), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2336 { "evmwhsmian",VX(4, 1485), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2337 { "evmwhusian",VX(4, 1476), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2338 { "evmwhumian",VX(4, 1484), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2339
2340 { "evmwlssfanw",VX(4, 1475), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2341 { "evmwlssianw",VX(4, 1473), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2342 { "evmwlsmfanw",VX(4, 1483), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2343 { "evmwlsmianw",VX(4, 1481), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2344 { "evmwlusianw",VX(4, 1472), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2345 { "evmwlumianw",VX(4, 1480), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2346
2347 { "evmwhgssfaa",VX(4, 1383), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2348 { "evmwhgsmfaa",VX(4, 1391), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2349 { "evmwhgsmiaa",VX(4, 1381), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2350 { "evmwhgumiaa",VX(4, 1380), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2351
2352 { "evmwhgssfan",VX(4, 1511), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2353 { "evmwhgsmfan",VX(4, 1519), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2354 { "evmwhgsmian",VX(4, 1509), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2355 { "evmwhgumian",VX(4, 1508), VX_MASK,   PPCSPE,         { RD, RA, RB } },
2356
2357 { "evmwssf",   VX(4, 1107), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2358 { "evmwssfa",  VX(4, 1139), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2359 { "evmwsmf",   VX(4, 1115), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2360 { "evmwsmfa",  VX(4, 1147), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2361 { "evmwsmi",   VX(4, 1113), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2362 { "evmwsmia",  VX(4, 1145), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2363 { "evmwumi",   VX(4, 1112), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2364 { "evmwumia",  VX(4, 1144), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2365
2366 { "evmwssfaa", VX(4, 1363), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2367 { "evmwsmfaa", VX(4, 1371), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2368 { "evmwsmiaa", VX(4, 1369), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2369 { "evmwumiaa", VX(4, 1368), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2370
2371 { "evmwssfan", VX(4, 1491), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2372 { "evmwsmfan", VX(4, 1499), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2373 { "evmwsmian", VX(4, 1497), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2374 { "evmwumian", VX(4, 1496), VX_MASK,    PPCSPE,         { RD, RA, RB } },
2375
2376 { "evaddssiaaw",VX(4, 1217), VX_MASK,   PPCSPE,         { RD, RA } },
2377 { "evaddsmiaaw",VX(4, 1225), VX_MASK,   PPCSPE,         { RD, RA } },
2378 { "evaddusiaaw",VX(4, 1216), VX_MASK,   PPCSPE,         { RD, RA } },
2379 { "evaddumiaaw",VX(4, 1224), VX_MASK,   PPCSPE,         { RD, RA } },
2380
2381 { "evsubfssiaaw",VX(4, 1219), VX_MASK,  PPCSPE,         { RD, RA } },
2382 { "evsubfsmiaaw",VX(4, 1227), VX_MASK,  PPCSPE,         { RD, RA } },
2383 { "evsubfusiaaw",VX(4, 1218), VX_MASK,  PPCSPE,         { RD, RA } },
2384 { "evsubfumiaaw",VX(4, 1226), VX_MASK,  PPCSPE,         { RD, RA } },
2385
2386 { "evmra",    VX(4, 1220), VX_MASK,     PPCSPE,         { RD, RA } },
2387
2388 { "evdivws",  VX(4, 1222), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2389 { "evdivwu",  VX(4, 1223), VX_MASK,     PPCSPE,         { RD, RA, RB } },
2390
2391 { "mulli",   OP(7),     OP_MASK,        PPCCOM,         { RT, RA, SI } },
2392 { "muli",    OP(7),     OP_MASK,        PWRCOM,         { RT, RA, SI } },
2393
2394 { "subfic",  OP(8),     OP_MASK,        PPCCOM,         { RT, RA, SI } },
2395 { "sfi",     OP(8),     OP_MASK,        PWRCOM,         { RT, RA, SI } },
2396
2397 { "dozi",    OP(9),     OP_MASK,        M601,           { RT, RA, SI } },
2398
2399 { "bce",     B(9,0,0),  B_MASK,         BOOKE64,        { BO, BI, BD } },
2400 { "bcel",    B(9,0,1),  B_MASK,         BOOKE64,        { BO, BI, BD } },
2401 { "bcea",    B(9,1,0),  B_MASK,         BOOKE64,        { BO, BI, BDA } },
2402 { "bcela",   B(9,1,1),  B_MASK,         BOOKE64,        { BO, BI, BDA } },
2403
2404 { "cmplwi",  OPL(10,0), OPL_MASK,       PPCCOM,         { OBF, RA, UI } },
2405 { "cmpldi",  OPL(10,1), OPL_MASK,       PPC64,          { OBF, RA, UI } },
2406 { "cmpli",   OP(10),    OP_MASK,        PPCONLY,        { BF, L, RA, UI } },
2407 { "cmpli",   OP(10),    OP_MASK,        PWRCOM,         { BF, RA, UI } },
2408
2409 { "cmpwi",   OPL(11,0), OPL_MASK,       PPCCOM,         { OBF, RA, SI } },
2410 { "cmpdi",   OPL(11,1), OPL_MASK,       PPC64,          { OBF, RA, SI } },
2411 { "cmpi",    OP(11),    OP_MASK,        PPCONLY,        { BF, L, RA, SI } },
2412 { "cmpi",    OP(11),    OP_MASK,        PWRCOM,         { BF, RA, SI } },
2413
2414 { "addic",   OP(12),    OP_MASK,        PPCCOM,         { RT, RA, SI } },
2415 { "ai",      OP(12),    OP_MASK,        PWRCOM,         { RT, RA, SI } },
2416 { "subic",   OP(12),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2417
2418 { "addic.",  OP(13),    OP_MASK,        PPCCOM,         { RT, RA, SI } },
2419 { "ai.",     OP(13),    OP_MASK,        PWRCOM,         { RT, RA, SI } },
2420 { "subic.",  OP(13),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2421
2422 { "li",      OP(14),    DRA_MASK,       PPCCOM,         { RT, SI } },
2423 { "lil",     OP(14),    DRA_MASK,       PWRCOM,         { RT, SI } },
2424 { "addi",    OP(14),    OP_MASK,        PPCCOM,         { RT, RA, SI } },
2425 { "cal",     OP(14),    OP_MASK,        PWRCOM,         { RT, D, RA } },
2426 { "subi",    OP(14),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2427 { "la",      OP(14),    OP_MASK,        PPCCOM,         { RT, D, RA } },
2428
2429 { "lis",     OP(15),    DRA_MASK,       PPCCOM,         { RT, SISIGNOPT } },
2430 { "liu",     OP(15),    DRA_MASK,       PWRCOM,         { RT, SISIGNOPT } },
2431 { "addis",   OP(15),    OP_MASK,        PPCCOM,         { RT,RA,SISIGNOPT } },
2432 { "cau",     OP(15),    OP_MASK,        PWRCOM,         { RT,RA,SISIGNOPT } },
2433 { "subis",   OP(15),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2434
2435 { "bdnz-",   BBO(16,BODNZ,0,0), BBOATBI_MASK, PPCCOM,   { BDM } },
2436 { "bdnz+",   BBO(16,BODNZ,0,0), BBOATBI_MASK, PPCCOM,   { BDP } },
2437 { "bdnz",    BBO(16,BODNZ,0,0), BBOATBI_MASK, PPCCOM,   { BD } },
2438 { "bdn",     BBO(16,BODNZ,0,0), BBOATBI_MASK, PWRCOM,   { BD } },
2439 { "bdnzl-",  BBO(16,BODNZ,0,1), BBOATBI_MASK, PPCCOM,   { BDM } },
2440 { "bdnzl+",  BBO(16,BODNZ,0,1), BBOATBI_MASK, PPCCOM,   { BDP } },
2441 { "bdnzl",   BBO(16,BODNZ,0,1), BBOATBI_MASK, PPCCOM,   { BD } },
2442 { "bdnl",    BBO(16,BODNZ,0,1), BBOATBI_MASK, PWRCOM,   { BD } },
2443 { "bdnza-",  BBO(16,BODNZ,1,0), BBOATBI_MASK, PPCCOM,   { BDMA } },
2444 { "bdnza+",  BBO(16,BODNZ,1,0), BBOATBI_MASK, PPCCOM,   { BDPA } },
2445 { "bdnza",   BBO(16,BODNZ,1,0), BBOATBI_MASK, PPCCOM,   { BDA } },
2446 { "bdna",    BBO(16,BODNZ,1,0), BBOATBI_MASK, PWRCOM,   { BDA } },
2447 { "bdnzla-", BBO(16,BODNZ,1,1), BBOATBI_MASK, PPCCOM,   { BDMA } },
2448 { "bdnzla+", BBO(16,BODNZ,1,1), BBOATBI_MASK, PPCCOM,   { BDPA } },
2449 { "bdnzla",  BBO(16,BODNZ,1,1), BBOATBI_MASK, PPCCOM,   { BDA } },
2450 { "bdnla",   BBO(16,BODNZ,1,1), BBOATBI_MASK, PWRCOM,   { BDA } },
2451 { "bdz-",    BBO(16,BODZ,0,0),  BBOATBI_MASK, PPCCOM,   { BDM } },
2452 { "bdz+",    BBO(16,BODZ,0,0),  BBOATBI_MASK, PPCCOM,   { BDP } },
2453 { "bdz",     BBO(16,BODZ,0,0),  BBOATBI_MASK, COM,      { BD } },
2454 { "bdzl-",   BBO(16,BODZ,0,1),  BBOATBI_MASK, PPCCOM,   { BDM } },
2455 { "bdzl+",   BBO(16,BODZ,0,1),  BBOATBI_MASK, PPCCOM,   { BDP } },
2456 { "bdzl",    BBO(16,BODZ,0,1),  BBOATBI_MASK, COM,      { BD } },
2457 { "bdza-",   BBO(16,BODZ,1,0),  BBOATBI_MASK, PPCCOM,   { BDMA } },
2458 { "bdza+",   BBO(16,BODZ,1,0),  BBOATBI_MASK, PPCCOM,   { BDPA } },
2459 { "bdza",    BBO(16,BODZ,1,0),  BBOATBI_MASK, COM,      { BDA } },
2460 { "bdzla-",  BBO(16,BODZ,1,1),  BBOATBI_MASK, PPCCOM,   { BDMA } },
2461 { "bdzla+",  BBO(16,BODZ,1,1),  BBOATBI_MASK, PPCCOM,   { BDPA } },
2462 { "bdzla",   BBO(16,BODZ,1,1),  BBOATBI_MASK, COM,      { BDA } },
2463 { "blt-",    BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2464 { "blt+",    BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2465 { "blt",     BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2466 { "bltl-",   BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2467 { "bltl+",   BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2468 { "bltl",    BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2469 { "blta-",   BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2470 { "blta+",   BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2471 { "blta",    BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2472 { "bltla-",  BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2473 { "bltla+",  BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2474 { "bltla",   BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2475 { "bgt-",    BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2476 { "bgt+",    BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2477 { "bgt",     BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2478 { "bgtl-",   BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2479 { "bgtl+",   BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2480 { "bgtl",    BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2481 { "bgta-",   BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2482 { "bgta+",   BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2483 { "bgta",    BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2484 { "bgtla-",  BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2485 { "bgtla+",  BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2486 { "bgtla",   BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2487 { "beq-",    BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2488 { "beq+",    BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2489 { "beq",     BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2490 { "beql-",   BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2491 { "beql+",   BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2492 { "beql",    BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2493 { "beqa-",   BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2494 { "beqa+",   BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2495 { "beqa",    BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2496 { "beqla-",  BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2497 { "beqla+",  BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2498 { "beqla",   BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2499 { "bso-",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2500 { "bso+",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2501 { "bso",     BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2502 { "bsol-",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2503 { "bsol+",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2504 { "bsol",    BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2505 { "bsoa-",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2506 { "bsoa+",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2507 { "bsoa",    BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2508 { "bsola-",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2509 { "bsola+",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2510 { "bsola",   BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2511 { "bun-",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2512 { "bun+",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2513 { "bun",     BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2514 { "bunl-",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2515 { "bunl+",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2516 { "bunl",    BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2517 { "buna-",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2518 { "buna+",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2519 { "buna",    BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2520 { "bunla-",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2521 { "bunla+",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2522 { "bunla",   BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2523 { "bge-",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2524 { "bge+",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2525 { "bge",     BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2526 { "bgel-",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2527 { "bgel+",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2528 { "bgel",    BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2529 { "bgea-",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2530 { "bgea+",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2531 { "bgea",    BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2532 { "bgela-",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2533 { "bgela+",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2534 { "bgela",   BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2535 { "bnl-",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2536 { "bnl+",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2537 { "bnl",     BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2538 { "bnll-",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2539 { "bnll+",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2540 { "bnll",    BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2541 { "bnla-",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2542 { "bnla+",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2543 { "bnla",    BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2544 { "bnlla-",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2545 { "bnlla+",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2546 { "bnlla",   BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2547 { "ble-",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2548 { "ble+",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2549 { "ble",     BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2550 { "blel-",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2551 { "blel+",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2552 { "blel",    BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2553 { "blea-",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2554 { "blea+",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2555 { "blea",    BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2556 { "blela-",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2557 { "blela+",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2558 { "blela",   BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2559 { "bng-",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2560 { "bng+",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2561 { "bng",     BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2562 { "bngl-",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2563 { "bngl+",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2564 { "bngl",    BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2565 { "bnga-",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2566 { "bnga+",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2567 { "bnga",    BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2568 { "bngla-",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2569 { "bngla+",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2570 { "bngla",   BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2571 { "bne-",    BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2572 { "bne+",    BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2573 { "bne",     BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2574 { "bnel-",   BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2575 { "bnel+",   BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2576 { "bnel",    BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2577 { "bnea-",   BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2578 { "bnea+",   BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2579 { "bnea",    BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2580 { "bnela-",  BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2581 { "bnela+",  BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2582 { "bnela",   BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2583 { "bns-",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2584 { "bns+",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2585 { "bns",     BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2586 { "bnsl-",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2587 { "bnsl+",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2588 { "bnsl",    BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2589 { "bnsa-",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2590 { "bnsa+",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2591 { "bnsa",    BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2592 { "bnsla-",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2593 { "bnsla+",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2594 { "bnsla",   BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2595 { "bnu-",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2596 { "bnu+",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2597 { "bnu",     BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2598 { "bnul-",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2599 { "bnul+",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2600 { "bnul",    BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2601 { "bnua-",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2602 { "bnua+",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2603 { "bnua",    BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2604 { "bnula-",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2605 { "bnula+",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2606 { "bnula",   BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2607 { "bdnzt-",  BBO(16,BODNZT,0,0), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2608 { "bdnzt+",  BBO(16,BODNZT,0,0), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2609 { "bdnzt",   BBO(16,BODNZT,0,0), BBOY_MASK, PPCCOM,     { BI, BD } },
2610 { "bdnztl-", BBO(16,BODNZT,0,1), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2611 { "bdnztl+", BBO(16,BODNZT,0,1), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2612 { "bdnztl",  BBO(16,BODNZT,0,1), BBOY_MASK, PPCCOM,     { BI, BD } },
2613 { "bdnzta-", BBO(16,BODNZT,1,0), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2614 { "bdnzta+", BBO(16,BODNZT,1,0), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2615 { "bdnzta",  BBO(16,BODNZT,1,0), BBOY_MASK, PPCCOM,     { BI, BDA } },
2616 { "bdnztla-",BBO(16,BODNZT,1,1), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2617 { "bdnztla+",BBO(16,BODNZT,1,1), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2618 { "bdnztla", BBO(16,BODNZT,1,1), BBOY_MASK, PPCCOM,     { BI, BDA } },
2619 { "bdnzf-",  BBO(16,BODNZF,0,0), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2620 { "bdnzf+",  BBO(16,BODNZF,0,0), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2621 { "bdnzf",   BBO(16,BODNZF,0,0), BBOY_MASK, PPCCOM,     { BI, BD } },
2622 { "bdnzfl-", BBO(16,BODNZF,0,1), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2623 { "bdnzfl+", BBO(16,BODNZF,0,1), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2624 { "bdnzfl",  BBO(16,BODNZF,0,1), BBOY_MASK, PPCCOM,     { BI, BD } },
2625 { "bdnzfa-", BBO(16,BODNZF,1,0), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2626 { "bdnzfa+", BBO(16,BODNZF,1,0), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2627 { "bdnzfa",  BBO(16,BODNZF,1,0), BBOY_MASK, PPCCOM,     { BI, BDA } },
2628 { "bdnzfla-",BBO(16,BODNZF,1,1), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2629 { "bdnzfla+",BBO(16,BODNZF,1,1), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2630 { "bdnzfla", BBO(16,BODNZF,1,1), BBOY_MASK, PPCCOM,     { BI, BDA } },
2631 { "bt-",     BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2632 { "bt+",     BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2633 { "bt",      BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BD } },
2634 { "bbt",     BBO(16,BOT,0,0), BBOAT_MASK, PWRCOM,       { BI, BD } },
2635 { "btl-",    BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2636 { "btl+",    BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2637 { "btl",     BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BD } },
2638 { "bbtl",    BBO(16,BOT,0,1), BBOAT_MASK, PWRCOM,       { BI, BD } },
2639 { "bta-",    BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2640 { "bta+",    BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2641 { "bta",     BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2642 { "bbta",    BBO(16,BOT,1,0), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2643 { "btla-",   BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2644 { "btla+",   BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2645 { "btla",    BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2646 { "bbtla",   BBO(16,BOT,1,1), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2647 { "bf-",     BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2648 { "bf+",     BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2649 { "bf",      BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BD } },
2650 { "bbf",     BBO(16,BOF,0,0), BBOAT_MASK, PWRCOM,       { BI, BD } },
2651 { "bfl-",    BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2652 { "bfl+",    BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2653 { "bfl",     BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BD } },
2654 { "bbfl",    BBO(16,BOF,0,1), BBOAT_MASK, PWRCOM,       { BI, BD } },
2655 { "bfa-",    BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2656 { "bfa+",    BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2657 { "bfa",     BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2658 { "bbfa",    BBO(16,BOF,1,0), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2659 { "bfla-",   BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2660 { "bfla+",   BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2661 { "bfla",    BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2662 { "bbfla",   BBO(16,BOF,1,1), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2663 { "bdzt-",   BBO(16,BODZT,0,0), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2664 { "bdzt+",   BBO(16,BODZT,0,0), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2665 { "bdzt",    BBO(16,BODZT,0,0), BBOY_MASK, PPCCOM,      { BI, BD } },
2666 { "bdztl-",  BBO(16,BODZT,0,1), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2667 { "bdztl+",  BBO(16,BODZT,0,1), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2668 { "bdztl",   BBO(16,BODZT,0,1), BBOY_MASK, PPCCOM,      { BI, BD } },
2669 { "bdzta-",  BBO(16,BODZT,1,0), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2670 { "bdzta+",  BBO(16,BODZT,1,0), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2671 { "bdzta",   BBO(16,BODZT,1,0), BBOY_MASK, PPCCOM,      { BI, BDA } },
2672 { "bdztla-", BBO(16,BODZT,1,1), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2673 { "bdztla+", BBO(16,BODZT,1,1), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2674 { "bdztla",  BBO(16,BODZT,1,1), BBOY_MASK, PPCCOM,      { BI, BDA } },
2675 { "bdzf-",   BBO(16,BODZF,0,0), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2676 { "bdzf+",   BBO(16,BODZF,0,0), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2677 { "bdzf",    BBO(16,BODZF,0,0), BBOY_MASK, PPCCOM,      { BI, BD } },
2678 { "bdzfl-",  BBO(16,BODZF,0,1), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2679 { "bdzfl+",  BBO(16,BODZF,0,1), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2680 { "bdzfl",   BBO(16,BODZF,0,1), BBOY_MASK, PPCCOM,      { BI, BD } },
2681 { "bdzfa-",  BBO(16,BODZF,1,0), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2682 { "bdzfa+",  BBO(16,BODZF,1,0), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2683 { "bdzfa",   BBO(16,BODZF,1,0), BBOY_MASK, PPCCOM,      { BI, BDA } },
2684 { "bdzfla-", BBO(16,BODZF,1,1), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2685 { "bdzfla+", BBO(16,BODZF,1,1), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2686 { "bdzfla",  BBO(16,BODZF,1,1), BBOY_MASK, PPCCOM,      { BI, BDA } },
2687 { "bc-",     B(16,0,0), B_MASK,         PPCCOM,         { BOE, BI, BDM } },
2688 { "bc+",     B(16,0,0), B_MASK,         PPCCOM,         { BOE, BI, BDP } },
2689 { "bc",      B(16,0,0), B_MASK,         COM,            { BO, BI, BD } },
2690 { "bcl-",    B(16,0,1), B_MASK,         PPCCOM,         { BOE, BI, BDM } },
2691 { "bcl+",    B(16,0,1), B_MASK,         PPCCOM,         { BOE, BI, BDP } },
2692 { "bcl",     B(16,0,1), B_MASK,         COM,            { BO, BI, BD } },
2693 { "bca-",    B(16,1,0), B_MASK,         PPCCOM,         { BOE, BI, BDMA } },
2694 { "bca+",    B(16,1,0), B_MASK,         PPCCOM,         { BOE, BI, BDPA } },
2695 { "bca",     B(16,1,0), B_MASK,         COM,            { BO, BI, BDA } },
2696 { "bcla-",   B(16,1,1), B_MASK,         PPCCOM,         { BOE, BI, BDMA } },
2697 { "bcla+",   B(16,1,1), B_MASK,         PPCCOM,         { BOE, BI, BDPA } },
2698 { "bcla",    B(16,1,1), B_MASK,         COM,            { BO, BI, BDA } },
2699
2700 { "sc",      SC(17,1,0), 0xffffffff,    PPC,            { 0 } },
2701 { "svc",     SC(17,0,0), SC_MASK,       POWER,          { LEV, FL1, FL2 } },
2702 { "svcl",    SC(17,0,1), SC_MASK,       POWER,          { LEV, FL1, FL2 } },
2703 { "svca",    SC(17,1,0), SC_MASK,       PWRCOM,         { SV } },
2704 { "svcla",   SC(17,1,1), SC_MASK,       POWER,          { SV } },
2705
2706 { "b",       B(18,0,0), B_MASK,         COM,            { LI } },
2707 { "bl",      B(18,0,1), B_MASK,         COM,            { LI } },
2708 { "ba",      B(18,1,0), B_MASK,         COM,            { LIA } },
2709 { "bla",     B(18,1,1), B_MASK,         COM,            { LIA } },
2710
2711 { "mcrf",    XL(19,0),  XLBB_MASK|(3<<21)|(3<<16), COM, { BF, BFA } },
2712
2713 { "blr",     XLO(19,BOU,16,0), XLBOBIBB_MASK, PPCCOM,   { 0 } },
2714 { "br",      XLO(19,BOU,16,0), XLBOBIBB_MASK, PWRCOM,   { 0 } },
2715 { "blrl",    XLO(19,BOU,16,1), XLBOBIBB_MASK, PPCCOM,   { 0 } },
2716 { "brl",     XLO(19,BOU,16,1), XLBOBIBB_MASK, PWRCOM,   { 0 } },
2717 { "bdnzlr",  XLO(19,BODNZ,16,0), XLBOBIBB_MASK, PPCCOM, { 0 } },
2718 { "bdnzlr-", XLO(19,BODNZ,16,0), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2719 { "bdnzlr+", XLO(19,BODNZP,16,0), XLBOBIBB_MASK, NOPOWER4,      { 0 } },
2720 { "bdnzlr-", XLO(19,BODNZM4,16,0), XLBOBIBB_MASK, POWER4,       { 0 } },
2721 { "bdnzlr+", XLO(19,BODNZP4,16,0), XLBOBIBB_MASK, POWER4,       { 0 } },
2722 { "bdnzlrl", XLO(19,BODNZ,16,1), XLBOBIBB_MASK, PPCCOM, { 0 } },
2723 { "bdnzlrl-",XLO(19,BODNZ,16,1), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2724 { "bdnzlrl+",XLO(19,BODNZP,16,1), XLBOBIBB_MASK, NOPOWER4,      { 0 } },
2725 { "bdnzlrl-",XLO(19,BODNZM4,16,1), XLBOBIBB_MASK, POWER4,       { 0 } },
2726 { "bdnzlrl+",XLO(19,BODNZP4,16,1), XLBOBIBB_MASK, POWER4,       { 0 } },
2727 { "bdzlr",   XLO(19,BODZ,16,0), XLBOBIBB_MASK, PPCCOM,  { 0 } },
2728 { "bdzlr-",  XLO(19,BODZ,16,0), XLBOBIBB_MASK, NOPOWER4,        { 0 } },
2729 { "bdzlr+",  XLO(19,BODZP,16,0), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2730 { "bdzlr-",  XLO(19,BODZM4,16,0), XLBOBIBB_MASK, POWER4,        { 0 } },
2731 { "bdzlr+",  XLO(19,BODZP4,16,0), XLBOBIBB_MASK, POWER4,        { 0 } },
2732 { "bdzlrl",  XLO(19,BODZ,16,1), XLBOBIBB_MASK, PPCCOM,  { 0 } },
2733 { "bdzlrl-", XLO(19,BODZ,16,1), XLBOBIBB_MASK, NOPOWER4,        { 0 } },
2734 { "bdzlrl+", XLO(19,BODZP,16,1), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2735 { "bdzlrl-", XLO(19,BODZM4,16,1), XLBOBIBB_MASK, POWER4,        { 0 } },
2736 { "bdzlrl+", XLO(19,BODZP4,16,1), XLBOBIBB_MASK, POWER4,        { 0 } },
2737 { "bltlr",   XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2738 { "bltlr-",  XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2739 { "bltlr+",  XLOCB(19,BOTP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2740 { "bltlr-",  XLOCB(19,BOTM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2741 { "bltlr+",  XLOCB(19,BOTP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2742 { "bltr",    XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2743 { "bltlrl",  XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2744 { "bltlrl-", XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2745 { "bltlrl+", XLOCB(19,BOTP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2746 { "bltlrl-", XLOCB(19,BOTM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2747 { "bltlrl+", XLOCB(19,BOTP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2748 { "bltrl",   XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2749 { "bgtlr",   XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2750 { "bgtlr-",  XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2751 { "bgtlr+",  XLOCB(19,BOTP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2752 { "bgtlr-",  XLOCB(19,BOTM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2753 { "bgtlr+",  XLOCB(19,BOTP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2754 { "bgtr",    XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2755 { "bgtlrl",  XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2756 { "bgtlrl-", XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2757 { "bgtlrl+", XLOCB(19,BOTP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2758 { "bgtlrl-", XLOCB(19,BOTM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2759 { "bgtlrl+", XLOCB(19,BOTP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2760 { "bgtrl",   XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2761 { "beqlr",   XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2762 { "beqlr-",  XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2763 { "beqlr+",  XLOCB(19,BOTP,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2764 { "beqlr-",  XLOCB(19,BOTM4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2765 { "beqlr+",  XLOCB(19,BOTP4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2766 { "beqr",    XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2767 { "beqlrl",  XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2768 { "beqlrl-", XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2769 { "beqlrl+", XLOCB(19,BOTP,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2770 { "beqlrl-", XLOCB(19,BOTM4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2771 { "beqlrl+", XLOCB(19,BOTP4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2772 { "beqrl",   XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2773 { "bsolr",   XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2774 { "bsolr-",  XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2775 { "bsolr+",  XLOCB(19,BOTP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2776 { "bsolr-",  XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2777 { "bsolr+",  XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2778 { "bsor",    XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2779 { "bsolrl",  XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2780 { "bsolrl-", XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2781 { "bsolrl+", XLOCB(19,BOTP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2782 { "bsolrl-", XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2783 { "bsolrl+", XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2784 { "bsorl",   XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2785 { "bunlr",   XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2786 { "bunlr-",  XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2787 { "bunlr+",  XLOCB(19,BOTP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2788 { "bunlr-",  XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2789 { "bunlr+",  XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2790 { "bunlrl",  XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2791 { "bunlrl-", XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2792 { "bunlrl+", XLOCB(19,BOTP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2793 { "bunlrl-", XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2794 { "bunlrl+", XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2795 { "bgelr",   XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2796 { "bgelr-",  XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2797 { "bgelr+",  XLOCB(19,BOFP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2798 { "bgelr-",  XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2799 { "bgelr+",  XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2800 { "bger",    XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2801 { "bgelrl",  XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2802 { "bgelrl-", XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2803 { "bgelrl+", XLOCB(19,BOFP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2804 { "bgelrl-", XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2805 { "bgelrl+", XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2806 { "bgerl",   XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2807 { "bnllr",   XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2808 { "bnllr-",  XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2809 { "bnllr+",  XLOCB(19,BOFP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2810 { "bnllr-",  XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2811 { "bnllr+",  XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2812 { "bnlr",    XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2813 { "bnllrl",  XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2814 { "bnllrl-", XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2815 { "bnllrl+", XLOCB(19,BOFP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2816 { "bnllrl-", XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2817 { "bnllrl+", XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2818 { "bnlrl",   XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2819 { "blelr",   XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2820 { "blelr-",  XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2821 { "blelr+",  XLOCB(19,BOFP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2822 { "blelr-",  XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2823 { "blelr+",  XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2824 { "bler",    XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2825 { "blelrl",  XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2826 { "blelrl-", XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2827 { "blelrl+", XLOCB(19,BOFP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2828 { "blelrl-", XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2829 { "blelrl+", XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2830 { "blerl",   XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2831 { "bnglr",   XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2832 { "bnglr-",  XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2833 { "bnglr+",  XLOCB(19,BOFP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2834 { "bnglr-",  XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2835 { "bnglr+",  XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2836 { "bngr",    XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2837 { "bnglrl",  XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2838 { "bnglrl-", XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2839 { "bnglrl+", XLOCB(19,BOFP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2840 { "bnglrl-", XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2841 { "bnglrl+", XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2842 { "bngrl",   XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2843 { "bnelr",   XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2844 { "bnelr-",  XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2845 { "bnelr+",  XLOCB(19,BOFP,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2846 { "bnelr-",  XLOCB(19,BOFM4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2847 { "bnelr+",  XLOCB(19,BOFP4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2848 { "bner",    XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2849 { "bnelrl",  XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2850 { "bnelrl-", XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2851 { "bnelrl+", XLOCB(19,BOFP,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2852 { "bnelrl-", XLOCB(19,BOFM4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2853 { "bnelrl+", XLOCB(19,BOFP4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2854 { "bnerl",   XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2855 { "bnslr",   XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2856 { "bnslr-",  XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2857 { "bnslr+",  XLOCB(19,BOFP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2858 { "bnslr-",  XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2859 { "bnslr+",  XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2860 { "bnsr",    XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2861 { "bnslrl",  XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2862 { "bnslrl-", XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2863 { "bnslrl+", XLOCB(19,BOFP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2864 { "bnslrl-", XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2865 { "bnslrl+", XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2866 { "bnsrl",   XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2867 { "bnulr",   XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2868 { "bnulr-",  XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2869 { "bnulr+",  XLOCB(19,BOFP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2870 { "bnulr-",  XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2871 { "bnulr+",  XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2872 { "bnulrl",  XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2873 { "bnulrl-", XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2874 { "bnulrl+", XLOCB(19,BOFP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2875 { "bnulrl-", XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2876 { "bnulrl+", XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2877 { "btlr",    XLO(19,BOT,16,0), XLBOBB_MASK, PPCCOM,     { BI } },
2878 { "btlr-",   XLO(19,BOT,16,0), XLBOBB_MASK, NOPOWER4,   { BI } },
2879 { "btlr+",   XLO(19,BOTP,16,0), XLBOBB_MASK, NOPOWER4,  { BI } },
2880 { "btlr-",   XLO(19,BOTM4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2881 { "btlr+",   XLO(19,BOTP4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2882 { "bbtr",    XLO(19,BOT,16,0), XLBOBB_MASK, PWRCOM,     { BI } },
2883 { "btlrl",   XLO(19,BOT,16,1), XLBOBB_MASK, PPCCOM,     { BI } },
2884 { "btlrl-",  XLO(19,BOT,16,1), XLBOBB_MASK, NOPOWER4,   { BI } },
2885 { "btlrl+",  XLO(19,BOTP,16,1), XLBOBB_MASK, NOPOWER4,  { BI } },
2886 { "btlrl-",  XLO(19,BOTM4,16,1), XLBOBB_MASK, POWER4,   { BI } },
2887 { "btlrl+",  XLO(19,BOTP4,16,1), XLBOBB_MASK, POWER4,   { BI } },
2888 { "bbtrl",   XLO(19,BOT,16,1), XLBOBB_MASK, PWRCOM,     { BI } },
2889 { "bflr",    XLO(19,BOF,16,0), XLBOBB_MASK, PPCCOM,     { BI } },
2890 { "bflr-",   XLO(19,BOF,16,0), XLBOBB_MASK, NOPOWER4,   { BI } },
2891 { "bflr+",   XLO(19,BOFP,16,0), XLBOBB_MASK, NOPOWER4,  { BI } },
2892 { "bflr-",   XLO(19,BOFM4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2893 { "bflr+",   XLO(19,BOFP4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2894 { "bbfr",    XLO(19,BOF,16,0), XLBOBB_MASK, PWRCOM,     { BI } },
2895 { "bflrl",   XLO(19,BOF,16,1), XLBOBB_MASK, PPCCOM,     { BI } },
2896 { "bflrl-",  XLO(19,BOF,16,1), XLBOBB_MASK, NOPOWER4,   { BI } },
2897 { "bflrl+",  XLO(19,BOFP,16,1), XLBOBB_MASK, NOPOWER4,  { BI } },
2898 { "bflrl-",  XLO(19,BOFM4,16,1), XLBOBB_MASK, POWER4,   { BI } },
2899 { "bflrl+",  XLO(19,BOFP4,16,1), XLBOBB_MASK, POWER4,   { BI } },
2900 { "bbfrl",   XLO(19,BOF,16,1), XLBOBB_MASK, PWRCOM,     { BI } },
2901 { "bdnztlr", XLO(19,BODNZT,16,0), XLBOBB_MASK, PPCCOM,  { BI } },
2902 { "bdnztlr-",XLO(19,BODNZT,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2903 { "bdnztlr+",XLO(19,BODNZTP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2904 { "bdnztlrl",XLO(19,BODNZT,16,1), XLBOBB_MASK, PPCCOM,  { BI } },
2905 { "bdnztlrl-",XLO(19,BODNZT,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2906 { "bdnztlrl+",XLO(19,BODNZTP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2907 { "bdnzflr", XLO(19,BODNZF,16,0), XLBOBB_MASK, PPCCOM,  { BI } },
2908 { "bdnzflr-",XLO(19,BODNZF,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2909 { "bdnzflr+",XLO(19,BODNZFP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2910 { "bdnzflrl",XLO(19,BODNZF,16,1), XLBOBB_MASK, PPCCOM,  { BI } },
2911 { "bdnzflrl-",XLO(19,BODNZF,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2912 { "bdnzflrl+",XLO(19,BODNZFP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2913 { "bdztlr",  XLO(19,BODZT,16,0), XLBOBB_MASK, PPCCOM,   { BI } },
2914 { "bdztlr-", XLO(19,BODZT,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2915 { "bdztlr+", XLO(19,BODZTP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2916 { "bdztlrl", XLO(19,BODZT,16,1), XLBOBB_MASK, PPCCOM,   { BI } },
2917 { "bdztlrl-",XLO(19,BODZT,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2918 { "bdztlrl+",XLO(19,BODZTP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2919 { "bdzflr",  XLO(19,BODZF,16,0), XLBOBB_MASK, PPCCOM,   { BI } },
2920 { "bdzflr-", XLO(19,BODZF,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2921 { "bdzflr+", XLO(19,BODZFP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
2922 { "bdzflrl", XLO(19,BODZF,16,1), XLBOBB_MASK, PPCCOM,   { BI } },
2923 { "bdzflrl-",XLO(19,BODZF,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2924 { "bdzflrl+",XLO(19,BODZFP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
2925 { "bclr",    XLLK(19,16,0), XLYBB_MASK, PPCCOM,         { BO, BI } },
2926 { "bclrl",   XLLK(19,16,1), XLYBB_MASK, PPCCOM,         { BO, BI } },
2927 { "bclr+",   XLYLK(19,16,1,0), XLYBB_MASK, PPCCOM,      { BOE, BI } },
2928 { "bclrl+",  XLYLK(19,16,1,1), XLYBB_MASK, PPCCOM,      { BOE, BI } },
2929 { "bclr-",   XLYLK(19,16,0,0), XLYBB_MASK, PPCCOM,      { BOE, BI } },
2930 { "bclrl-",  XLYLK(19,16,0,1), XLYBB_MASK, PPCCOM,      { BOE, BI } },
2931 { "bcr",     XLLK(19,16,0), XLBB_MASK,  PWRCOM,         { BO, BI } },
2932 { "bcrl",    XLLK(19,16,1), XLBB_MASK,  PWRCOM,         { BO, BI } },
2933 { "bclre",   XLLK(19,17,0), XLBB_MASK,  BOOKE64,        { BO, BI } },
2934 { "bclrel",  XLLK(19,17,1), XLBB_MASK,  BOOKE64,        { BO, BI } },
2935
2936 { "rfid",    XL(19,18), 0xffffffff,     PPC64,          { 0 } },
2937
2938 { "crnot",   XL(19,33), XL_MASK,        PPCCOM,         { BT, BA, BBA } },
2939 { "crnor",   XL(19,33), XL_MASK,        COM,            { BT, BA, BB } },
2940 { "rfmci",    X(19,38),  0xffffffff,    PPCRFMCI,       { 0 } },
2941
2942
2943 { "rfi",     XL(19,50), 0xffffffff,     COM,            { 0 } },
2944 { "rfci",    XL(19,51), 0xffffffff,     PPC403,         { 0 } },
2945 { "rfci",    XL(19,51), 0xffffffff,     BOOKE,          { 0 } },
2946
2947 { "rfsvc",   XL(19,82), 0xffffffff,     POWER,          { 0 } },
2948
2949 { "crandc",  XL(19,129), XL_MASK,       COM,            { BT, BA, BB } },
2950
2951 { "isync",   XL(19,150), 0xffffffff,    PPCCOM,         { 0 } },
2952 { "ics",     XL(19,150), 0xffffffff,    PWRCOM,         { 0 } },
2953
2954 { "crclr",   XL(19,193), XL_MASK,       PPCCOM,         { BT, BAT, BBA } },
2955 { "crxor",   XL(19,193), XL_MASK,       COM,            { BT, BA, BB } },
2956
2957 { "crnand",  XL(19,225), XL_MASK,       COM,            { BT, BA, BB } },
2958
2959 { "crand",   XL(19,257), XL_MASK,       COM,            { BT, BA, BB } },
2960
2961 { "crset",   XL(19,289), XL_MASK,       PPCCOM,         { BT, BAT, BBA } },
2962 { "creqv",   XL(19,289), XL_MASK,       COM,            { BT, BA, BB } },
2963
2964 { "crorc",   XL(19,417), XL_MASK,       COM,            { BT, BA, BB } },
2965
2966 { "crmove",  XL(19,449), XL_MASK,       PPCCOM,         { BT, BA, BBA } },
2967 { "cror",    XL(19,449), XL_MASK,       COM,            { BT, BA, BB } },
2968
2969 { "bctr",    XLO(19,BOU,528,0), XLBOBIBB_MASK, COM,     { 0 } },
2970 { "bctrl",   XLO(19,BOU,528,1), XLBOBIBB_MASK, COM,     { 0 } },
2971 { "bltctr",  XLOCB(19,BOT,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2972 { "bltctr-", XLOCB(19,BOT,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2973 { "bltctr+", XLOCB(19,BOTP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2974 { "bltctr-", XLOCB(19,BOTM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2975 { "bltctr+", XLOCB(19,BOTP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2976 { "bltctrl", XLOCB(19,BOT,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2977 { "bltctrl-",XLOCB(19,BOT,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2978 { "bltctrl+",XLOCB(19,BOTP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2979 { "bltctrl-",XLOCB(19,BOTM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
2980 { "bltctrl+",XLOCB(19,BOTP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
2981 { "bgtctr",  XLOCB(19,BOT,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2982 { "bgtctr-", XLOCB(19,BOT,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2983 { "bgtctr+", XLOCB(19,BOTP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2984 { "bgtctr-", XLOCB(19,BOTM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2985 { "bgtctr+", XLOCB(19,BOTP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2986 { "bgtctrl", XLOCB(19,BOT,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2987 { "bgtctrl-",XLOCB(19,BOT,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2988 { "bgtctrl+",XLOCB(19,BOTP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2989 { "bgtctrl-",XLOCB(19,BOTM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
2990 { "bgtctrl+",XLOCB(19,BOTP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
2991 { "beqctr",  XLOCB(19,BOT,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2992 { "beqctr-", XLOCB(19,BOT,CBEQ,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2993 { "beqctr+", XLOCB(19,BOTP,CBEQ,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2994 { "beqctr-", XLOCB(19,BOTM4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2995 { "beqctr+", XLOCB(19,BOTP4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
2996 { "beqctrl", XLOCB(19,BOT,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
2997 { "beqctrl-",XLOCB(19,BOT,CBEQ,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
2998 { "beqctrl+",XLOCB(19,BOTP,CBEQ,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2999 { "beqctrl-",XLOCB(19,BOTM4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3000 { "beqctrl+",XLOCB(19,BOTP4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3001 { "bsoctr",  XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3002 { "bsoctr-", XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3003 { "bsoctr+", XLOCB(19,BOTP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3004 { "bsoctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3005 { "bsoctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3006 { "bsoctrl", XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3007 { "bsoctrl-",XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3008 { "bsoctrl+",XLOCB(19,BOTP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3009 { "bsoctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3010 { "bsoctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3011 { "bunctr",  XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3012 { "bunctr-", XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3013 { "bunctr+", XLOCB(19,BOTP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3014 { "bunctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3015 { "bunctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3016 { "bunctrl", XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3017 { "bunctrl-",XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3018 { "bunctrl+",XLOCB(19,BOTP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3019 { "bunctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3020 { "bunctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3021 { "bgectr",  XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3022 { "bgectr-", XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3023 { "bgectr+", XLOCB(19,BOFP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3024 { "bgectr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3025 { "bgectr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3026 { "bgectrl", XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3027 { "bgectrl-",XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3028 { "bgectrl+",XLOCB(19,BOFP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3029 { "bgectrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3030 { "bgectrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3031 { "bnlctr",  XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3032 { "bnlctr-", XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3033 { "bnlctr+", XLOCB(19,BOFP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3034 { "bnlctr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3035 { "bnlctr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3036 { "bnlctrl", XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3037 { "bnlctrl-",XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3038 { "bnlctrl+",XLOCB(19,BOFP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3039 { "bnlctrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3040 { "bnlctrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3041 { "blectr",  XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3042 { "blectr-", XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3043 { "blectr+", XLOCB(19,BOFP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3044 { "blectr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3045 { "blectr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3046 { "blectrl", XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3047 { "blectrl-",XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3048 { "blectrl+",XLOCB(19,BOFP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3049 { "blectrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3050 { "blectrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3051 { "bngctr",  XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3052 { "bngctr-", XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3053 { "bngctr+", XLOCB(19,BOFP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3054 { "bngctr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3055 { "bngctr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3056 { "bngctrl", XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3057 { "bngctrl-",XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3058 { "bngctrl+",XLOCB(19,BOFP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3059 { "bngctrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3060 { "bngctrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3061 { "bnectr",  XLOCB(19,BOF,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3062 { "bnectr-", XLOCB(19,BOF,CBEQ,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3063 { "bnectr+", XLOCB(19,BOFP,CBEQ,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3064 { "bnectr-", XLOCB(19,BOFM4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3065 { "bnectr+", XLOCB(19,BOFP4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3066 { "bnectrl", XLOCB(19,BOF,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3067 { "bnectrl-",XLOCB(19,BOF,CBEQ,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3068 { "bnectrl+",XLOCB(19,BOFP,CBEQ,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3069 { "bnectrl-",XLOCB(19,BOFM4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3070 { "bnectrl+",XLOCB(19,BOFP4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3071 { "bnsctr",  XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3072 { "bnsctr-", XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3073 { "bnsctr+", XLOCB(19,BOFP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3074 { "bnsctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3075 { "bnsctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3076 { "bnsctrl", XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3077 { "bnsctrl-",XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3078 { "bnsctrl+",XLOCB(19,BOFP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3079 { "bnsctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3080 { "bnsctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3081 { "bnuctr",  XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3082 { "bnuctr-", XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3083 { "bnuctr+", XLOCB(19,BOFP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3084 { "bnuctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3085 { "bnuctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3086 { "bnuctrl", XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3087 { "bnuctrl-",XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3088 { "bnuctrl+",XLOCB(19,BOFP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3089 { "bnuctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3090 { "bnuctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3091 { "btctr",   XLO(19,BOT,528,0),  XLBOBB_MASK, PPCCOM,   { BI } },
3092 { "btctr-",  XLO(19,BOT,528,0),  XLBOBB_MASK, NOPOWER4, { BI } },
3093 { "btctr+",  XLO(19,BOTP,528,0), XLBOBB_MASK, NOPOWER4, { BI } },
3094 { "btctr-",  XLO(19,BOTM4,528,0), XLBOBB_MASK, POWER4, { BI } },
3095 { "btctr+",  XLO(19,BOTP4,528,0), XLBOBB_MASK, POWER4, { BI } },
3096 { "btctrl",  XLO(19,BOT,528,1),  XLBOBB_MASK, PPCCOM,   { BI } },
3097 { "btctrl-", XLO(19,BOT,528,1),  XLBOBB_MASK, NOPOWER4, { BI } },
3098 { "btctrl+", XLO(19,BOTP,528,1), XLBOBB_MASK, NOPOWER4, { BI } },
3099 { "btctrl-", XLO(19,BOTM4,528,1), XLBOBB_MASK, POWER4, { BI } },
3100 { "btctrl+", XLO(19,BOTP4,528,1), XLBOBB_MASK, POWER4, { BI } },
3101 { "bfctr",   XLO(19,BOF,528,0),  XLBOBB_MASK, PPCCOM,   { BI } },
3102 { "bfctr-",  XLO(19,BOF,528,0),  XLBOBB_MASK, NOPOWER4, { BI } },
3103 { "bfctr+",  XLO(19,BOFP,528,0), XLBOBB_MASK, NOPOWER4, { BI } },
3104 { "bfctr-",  XLO(19,BOFM4,528,0), XLBOBB_MASK, POWER4, { BI } },
3105 { "bfctr+",  XLO(19,BOFP4,528,0), XLBOBB_MASK, POWER4, { BI } },
3106 { "bfctrl",  XLO(19,BOF,528,1),  XLBOBB_MASK, PPCCOM,   { BI } },
3107 { "bfctrl-", XLO(19,BOF,528,1),  XLBOBB_MASK, NOPOWER4, { BI } },
3108 { "bfctrl+", XLO(19,BOFP,528,1), XLBOBB_MASK, NOPOWER4, { BI } },
3109 { "bfctrl-", XLO(19,BOFM4,528,1), XLBOBB_MASK, POWER4, { BI } },
3110 { "bfctrl+", XLO(19,BOFP4,528,1), XLBOBB_MASK, POWER4, { BI } },
3111 { "bcctr",   XLLK(19,528,0),     XLYBB_MASK,  PPCCOM,   { BO, BI } },
3112 { "bcctr-",  XLYLK(19,528,0,0),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3113 { "bcctr+",  XLYLK(19,528,1,0),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3114 { "bcctrl",  XLLK(19,528,1),     XLYBB_MASK,  PPCCOM,   { BO, BI } },
3115 { "bcctrl-", XLYLK(19,528,0,1),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3116 { "bcctrl+", XLYLK(19,528,1,1),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3117 { "bcc",     XLLK(19,528,0),     XLBB_MASK,   PWRCOM,   { BO, BI } },
3118 { "bccl",    XLLK(19,528,1),     XLBB_MASK,   PWRCOM,   { BO, BI } },
3119 { "bcctre",  XLLK(19,529,0),     XLYBB_MASK,  BOOKE64,  { BO, BI } },
3120 { "bcctrel", XLLK(19,529,1),     XLYBB_MASK,  BOOKE64,  { BO, BI } },
3121
3122 { "rlwimi",  M(20,0),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3123 { "rlimi",   M(20,0),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3124
3125 { "rlwimi.", M(20,1),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3126 { "rlimi.",  M(20,1),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3127
3128 { "rotlwi",  MME(21,31,0), MMBME_MASK,  PPCCOM,         { RA, RS, SH } },
3129 { "clrlwi",  MME(21,31,0), MSHME_MASK,  PPCCOM,         { RA, RS, MB } },
3130 { "rlwinm",  M(21,0),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3131 { "rlinm",   M(21,0),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3132 { "rotlwi.", MME(21,31,1), MMBME_MASK,  PPCCOM,         { RA,RS,SH } },
3133 { "clrlwi.", MME(21,31,1), MSHME_MASK,  PPCCOM,         { RA, RS, MB } },
3134 { "rlwinm.", M(21,1),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3135 { "rlinm.",  M(21,1),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3136
3137 { "rlmi",    M(22,0),   M_MASK,         M601,           { RA,RS,RB,MBE,ME } },
3138 { "rlmi.",   M(22,1),   M_MASK,         M601,           { RA,RS,RB,MBE,ME } },
3139
3140 { "be",      B(22,0,0), B_MASK,         BOOKE64,        { LI } },
3141 { "bel",     B(22,0,1), B_MASK,         BOOKE64,        { LI } },
3142 { "bea",     B(22,1,0), B_MASK,         BOOKE64,        { LIA } },
3143 { "bela",    B(22,1,1), B_MASK,         BOOKE64,        { LIA } },
3144
3145 { "rotlw",   MME(23,31,0), MMBME_MASK,  PPCCOM,         { RA, RS, RB } },
3146 { "rlwnm",   M(23,0),   M_MASK,         PPCCOM,         { RA,RS,RB,MBE,ME } },
3147 { "rlnm",    M(23,0),   M_MASK,         PWRCOM,         { RA,RS,RB,MBE,ME } },
3148 { "rotlw.",  MME(23,31,1), MMBME_MASK,  PPCCOM,         { RA, RS, RB } },
3149 { "rlwnm.",  M(23,1),   M_MASK,         PPCCOM,         { RA,RS,RB,MBE,ME } },
3150 { "rlnm.",   M(23,1),   M_MASK,         PWRCOM,         { RA,RS,RB,MBE,ME } },
3151
3152 { "nop",     OP(24),    0xffffffff,     PPCCOM,         { 0 } },
3153 { "ori",     OP(24),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3154 { "oril",    OP(24),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3155
3156 { "oris",    OP(25),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3157 { "oriu",    OP(25),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3158
3159 { "xori",    OP(26),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3160 { "xoril",   OP(26),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3161
3162 { "xoris",   OP(27),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3163 { "xoriu",   OP(27),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3164
3165 { "andi.",   OP(28),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3166 { "andil.",  OP(28),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3167
3168 { "andis.",  OP(29),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3169 { "andiu.",  OP(29),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3170
3171 { "rotldi",  MD(30,0,0), MDMB_MASK,     PPC64,          { RA, RS, SH6 } },
3172 { "clrldi",  MD(30,0,0), MDSH_MASK,     PPC64,          { RA, RS, MB6 } },
3173 { "rldicl",  MD(30,0,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3174 { "rotldi.", MD(30,0,1), MDMB_MASK,     PPC64,          { RA, RS, SH6 } },
3175 { "clrldi.", MD(30,0,1), MDSH_MASK,     PPC64,          { RA, RS, MB6 } },
3176 { "rldicl.", MD(30,0,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3177
3178 { "rldicr",  MD(30,1,0), MD_MASK,       PPC64,          { RA, RS, SH6, ME6 } },
3179 { "rldicr.", MD(30,1,1), MD_MASK,       PPC64,          { RA, RS, SH6, ME6 } },
3180
3181 { "rldic",   MD(30,2,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3182 { "rldic.",  MD(30,2,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3183
3184 { "rldimi",  MD(30,3,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3185 { "rldimi.", MD(30,3,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3186
3187 { "rotld",   MDS(30,8,0), MDSMB_MASK,   PPC64,          { RA, RS, RB } },
3188 { "rldcl",   MDS(30,8,0), MDS_MASK,     PPC64,          { RA, RS, RB, MB6 } },
3189 { "rotld.",  MDS(30,8,1), MDSMB_MASK,   PPC64,          { RA, RS, RB } },
3190 { "rldcl.",  MDS(30,8,1), MDS_MASK,     PPC64,          { RA, RS, RB, MB6 } },
3191
3192 { "rldcr",   MDS(30,9,0), MDS_MASK,     PPC64,          { RA, RS, RB, ME6 } },
3193 { "rldcr.",  MDS(30,9,1), MDS_MASK,     PPC64,          { RA, RS, RB, ME6 } },
3194
3195 { "cmpw",    XCMPL(31,0,0), XCMPL_MASK, PPCCOM,         { OBF, RA, RB } },
3196 { "cmpd",    XCMPL(31,0,1), XCMPL_MASK, PPC64,          { OBF, RA, RB } },
3197 { "cmp",     X(31,0),   XCMP_MASK,      PPCONLY,        { BF, L, RA, RB } },
3198 { "cmp",     X(31,0),   XCMPL_MASK,     PWRCOM,         { BF, RA, RB } },
3199
3200 { "twlgt",   XTO(31,4,TOLGT), XTO_MASK, PPCCOM,         { RA, RB } },
3201 { "tlgt",    XTO(31,4,TOLGT), XTO_MASK, PWRCOM,         { RA, RB } },
3202 { "twllt",   XTO(31,4,TOLLT), XTO_MASK, PPCCOM,         { RA, RB } },
3203 { "tllt",    XTO(31,4,TOLLT), XTO_MASK, PWRCOM,         { RA, RB } },
3204 { "tweq",    XTO(31,4,TOEQ), XTO_MASK,  PPCCOM,         { RA, RB } },
3205 { "teq",     XTO(31,4,TOEQ), XTO_MASK,  PWRCOM,         { RA, RB } },
3206 { "twlge",   XTO(31,4,TOLGE), XTO_MASK, PPCCOM,         { RA, RB } },
3207 { "tlge",    XTO(31,4,TOLGE), XTO_MASK, PWRCOM,         { RA, RB } },
3208 { "twlnl",   XTO(31,4,TOLNL), XTO_MASK, PPCCOM,         { RA, RB } },
3209 { "tlnl",    XTO(31,4,TOLNL), XTO_MASK, PWRCOM,         { RA, RB } },
3210 { "twlle",   XTO(31,4,TOLLE), XTO_MASK, PPCCOM,         { RA, RB } },
3211 { "tlle",    XTO(31,4,TOLLE), XTO_MASK, PWRCOM,         { RA, RB } },
3212 { "twlng",   XTO(31,4,TOLNG), XTO_MASK, PPCCOM,         { RA, RB } },
3213 { "tlng",    XTO(31,4,TOLNG), XTO_MASK, PWRCOM,         { RA, RB } },
3214 { "twgt",    XTO(31,4,TOGT), XTO_MASK,  PPCCOM,         { RA, RB } },
3215 { "tgt",     XTO(31,4,TOGT), XTO_MASK,  PWRCOM,         { RA, RB } },
3216 { "twge",    XTO(31,4,TOGE), XTO_MASK,  PPCCOM,         { RA, RB } },
3217 { "tge",     XTO(31,4,TOGE), XTO_MASK,  PWRCOM,         { RA, RB } },
3218 { "twnl",    XTO(31,4,TONL), XTO_MASK,  PPCCOM,         { RA, RB } },
3219 { "tnl",     XTO(31,4,TONL), XTO_MASK,  PWRCOM,         { RA, RB } },
3220 { "twlt",    XTO(31,4,TOLT), XTO_MASK,  PPCCOM,         { RA, RB } },
3221 { "tlt",     XTO(31,4,TOLT), XTO_MASK,  PWRCOM,         { RA, RB } },
3222 { "twle",    XTO(31,4,TOLE), XTO_MASK,  PPCCOM,         { RA, RB } },
3223 { "tle",     XTO(31,4,TOLE), XTO_MASK,  PWRCOM,         { RA, RB } },
3224 { "twng",    XTO(31,4,TONG), XTO_MASK,  PPCCOM,         { RA, RB } },
3225 { "tng",     XTO(31,4,TONG), XTO_MASK,  PWRCOM,         { RA, RB } },
3226 { "twne",    XTO(31,4,TONE), XTO_MASK,  PPCCOM,         { RA, RB } },
3227 { "tne",     XTO(31,4,TONE), XTO_MASK,  PWRCOM,         { RA, RB } },
3228 { "trap",    XTO(31,4,TOU), 0xffffffff, PPCCOM,         { 0 } },
3229 { "tw",      X(31,4),   X_MASK,         PPCCOM,         { TO, RA, RB } },
3230 { "t",       X(31,4),   X_MASK,         PWRCOM,         { TO, RA, RB } },
3231
3232 { "subfc",   XO(31,8,0,0), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3233 { "sf",      XO(31,8,0,0), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3234 { "subc",    XO(31,8,0,0), XO_MASK,     PPC,            { RT, RB, RA } },
3235 { "subfc.",  XO(31,8,0,1), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3236 { "sf.",     XO(31,8,0,1), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3237 { "subc.",   XO(31,8,0,1), XO_MASK,     PPCCOM,         { RT, RB, RA } },
3238 { "subfco",  XO(31,8,1,0), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3239 { "sfo",     XO(31,8,1,0), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3240 { "subco",   XO(31,8,1,0), XO_MASK,     PPC,            { RT, RB, RA } },
3241 { "subfco.", XO(31,8,1,1), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3242 { "sfo.",    XO(31,8,1,1), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3243 { "subco.",  XO(31,8,1,1), XO_MASK,     PPC,            { RT, RB, RA } },
3244
3245 { "mulhdu",  XO(31,9,0,0), XO_MASK,     PPC64,          { RT, RA, RB } },
3246 { "mulhdu.", XO(31,9,0,1), XO_MASK,     PPC64,          { RT, RA, RB } },
3247
3248 { "addc",    XO(31,10,0,0), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3249 { "a",       XO(31,10,0,0), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3250 { "addc.",   XO(31,10,0,1), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3251 { "a.",      XO(31,10,0,1), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3252 { "addco",   XO(31,10,1,0), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3253 { "ao",      XO(31,10,1,0), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3254 { "addco.",  XO(31,10,1,1), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3255 { "ao.",     XO(31,10,1,1), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3256
3257 { "mulhwu",  XO(31,11,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3258 { "mulhwu.", XO(31,11,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3259
3260 { "isel",    XISEL(31,15),XISEL_MASK,   PPCISEL,        { RT, RA, RB, CRB } },
3261
3262 { "mfcr",    X(31,19),  XRARB_MASK,     COM,            { RT } },
3263
3264 { "lwarx",   X(31,20),  X_MASK,         PPC,            { RT, RA, RB } },
3265
3266 { "ldx",     X(31,21),  X_MASK,         PPC64,          { RT, RA, RB } },
3267
3268 { "icbt",    X(31,22),  X_MASK,         BOOKE,          { CT, RA, RB } },
3269
3270 { "lwzx",    X(31,23),  X_MASK,         PPCCOM,         { RT, RA, RB } },
3271 { "lx",      X(31,23),  X_MASK,         PWRCOM,         { RT, RA, RB } },
3272
3273 { "slw",     XRC(31,24,0), X_MASK,      PPCCOM,         { RA, RS, RB } },
3274 { "sl",      XRC(31,24,0), X_MASK,      PWRCOM,         { RA, RS, RB } },
3275 { "slw.",    XRC(31,24,1), X_MASK,      PPCCOM,         { RA, RS, RB } },
3276 { "sl.",     XRC(31,24,1), X_MASK,      PWRCOM,         { RA, RS, RB } },
3277
3278 { "cntlzw",  XRC(31,26,0), XRB_MASK,    PPCCOM,         { RA, RS } },
3279 { "cntlz",   XRC(31,26,0), XRB_MASK,    PWRCOM,         { RA, RS } },
3280 { "cntlzw.", XRC(31,26,1), XRB_MASK,    PPCCOM,         { RA, RS } },
3281 { "cntlz.",  XRC(31,26,1), XRB_MASK,    PWRCOM,         { RA, RS } },
3282
3283 { "sld",     XRC(31,27,0), X_MASK,      PPC64,          { RA, RS, RB } },
3284 { "sld.",    XRC(31,27,1), X_MASK,      PPC64,          { RA, RS, RB } },
3285
3286 { "and",     XRC(31,28,0), X_MASK,      COM,            { RA, RS, RB } },
3287 { "and.",    XRC(31,28,1), X_MASK,      COM,            { RA, RS, RB } },
3288
3289 { "maskg",   XRC(31,29,0), X_MASK,      M601,           { RA, RS, RB } },
3290 { "maskg.",  XRC(31,29,1), X_MASK,      M601,           { RA, RS, RB } },
3291
3292 { "icbte",   X(31,30),  X_MASK,         BOOKE64,        { CT, RA, RB } },
3293
3294 { "lwzxe",   X(31,31),  X_MASK,         BOOKE64,        { RT, RA, RB } },
3295
3296 { "cmplw",   XCMPL(31,32,0), XCMPL_MASK, PPCCOM,        { OBF, RA, RB } },
3297 { "cmpld",   XCMPL(31,32,1), XCMPL_MASK, PPC64,         { OBF, RA, RB } },
3298 { "cmpl",    X(31,32),  XCMP_MASK,       PPCONLY,       { BF, L, RA, RB } },
3299 { "cmpl",    X(31,32),  XCMPL_MASK,      PWRCOM,        { BF, RA, RB } },
3300
3301 { "subf",    XO(31,40,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3302 { "sub",     XO(31,40,0,0), XO_MASK,    PPC,            { RT, RB, RA } },
3303 { "subf.",   XO(31,40,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3304 { "sub.",    XO(31,40,0,1), XO_MASK,    PPC,            { RT, RB, RA } },
3305 { "subfo",   XO(31,40,1,0), XO_MASK,    PPC,            { RT, RA, RB } },
3306 { "subo",    XO(31,40,1,0), XO_MASK,    PPC,            { RT, RB, RA } },
3307 { "subfo.",  XO(31,40,1,1), XO_MASK,    PPC,            { RT, RA, RB } },
3308 { "subo.",   XO(31,40,1,1), XO_MASK,    PPC,            { RT, RB, RA } },
3309
3310 { "ldux",    X(31,53),  X_MASK,         PPC64,          { RT, RAL, RB } },
3311
3312 { "dcbst",   X(31,54),  XRT_MASK,       PPC,            { RA, RB } },
3313
3314 { "lwzux",   X(31,55),  X_MASK,         PPCCOM,         { RT, RAL, RB } },
3315 { "lux",     X(31,55),  X_MASK,         PWRCOM,         { RT, RA, RB } },
3316
3317 { "dcbste",  X(31,62),  XRT_MASK,       BOOKE64,        { RA, RB } },
3318
3319 { "lwzuxe",  X(31,63),  X_MASK,         BOOKE64,        { RT, RAL, RB } },
3320
3321 { "cntlzd",  XRC(31,58,0), XRB_MASK,    PPC64,          { RA, RS } },
3322 { "cntlzd.", XRC(31,58,1), XRB_MASK,    PPC64,          { RA, RS } },
3323
3324 { "andc",    XRC(31,60,0), X_MASK,      COM,            { RA, RS, RB } },
3325 { "andc.",   XRC(31,60,1), X_MASK,      COM,            { RA, RS, RB } },
3326
3327 { "tdlgt",   XTO(31,68,TOLGT), XTO_MASK, PPC64,         { RA, RB } },
3328 { "tdllt",   XTO(31,68,TOLLT), XTO_MASK, PPC64,         { RA, RB } },
3329 { "tdeq",    XTO(31,68,TOEQ), XTO_MASK,  PPC64,         { RA, RB } },
3330 { "tdlge",   XTO(31,68,TOLGE), XTO_MASK, PPC64,         { RA, RB } },
3331 { "tdlnl",   XTO(31,68,TOLNL), XTO_MASK, PPC64,         { RA, RB } },
3332 { "tdlle",   XTO(31,68,TOLLE), XTO_MASK, PPC64,         { RA, RB } },
3333 { "tdlng",   XTO(31,68,TOLNG), XTO_MASK, PPC64,         { RA, RB } },
3334 { "tdgt",    XTO(31,68,TOGT), XTO_MASK,  PPC64,         { RA, RB } },
3335 { "tdge",    XTO(31,68,TOGE), XTO_MASK,  PPC64,         { RA, RB } },
3336 { "tdnl",    XTO(31,68,TONL), XTO_MASK,  PPC64,         { RA, RB } },
3337 { "tdlt",    XTO(31,68,TOLT), XTO_MASK,  PPC64,         { RA, RB } },
3338 { "tdle",    XTO(31,68,TOLE), XTO_MASK,  PPC64,         { RA, RB } },
3339 { "tdng",    XTO(31,68,TONG), XTO_MASK,  PPC64,         { RA, RB } },
3340 { "tdne",    XTO(31,68,TONE), XTO_MASK,  PPC64,         { RA, RB } },
3341 { "td",      X(31,68),  X_MASK,          PPC64,         { TO, RA, RB } },
3342
3343 { "mulhd",   XO(31,73,0,0), XO_MASK,     PPC64,         { RT, RA, RB } },
3344 { "mulhd.",  XO(31,73,0,1), XO_MASK,     PPC64,         { RT, RA, RB } },
3345
3346 { "mulhw",   XO(31,75,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3347 { "mulhw.",  XO(31,75,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3348
3349 { "mtsrd",   X(31,82),  XRB_MASK|(1<<20), PPC64,        { SR, RS } },
3350
3351 { "mfmsr",   X(31,83),  XRARB_MASK,     COM,            { RT } },
3352
3353 { "ldarx",   X(31,84),  X_MASK,         PPC64,          { RT, RA, RB } },
3354
3355 { "dcbf",    X(31,86),  XRT_MASK,       PPC,            { RA, RB } },
3356
3357 { "lbzx",    X(31,87),  X_MASK,         COM,            { RT, RA, RB } },
3358
3359 { "dcbfe",   X(31,94),  XRT_MASK,       BOOKE64,        { RA, RB } },
3360
3361 { "lbzxe",   X(31,95),  X_MASK,         BOOKE64,        { RT, RA, RB } },
3362
3363 { "neg",     XO(31,104,0,0), XORB_MASK, COM,            { RT, RA } },
3364 { "neg.",    XO(31,104,0,1), XORB_MASK, COM,            { RT, RA } },
3365 { "nego",    XO(31,104,1,0), XORB_MASK, COM,            { RT, RA } },
3366 { "nego.",   XO(31,104,1,1), XORB_MASK, COM,            { RT, RA } },
3367
3368 { "mul",     XO(31,107,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3369 { "mul.",    XO(31,107,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3370 { "mulo",    XO(31,107,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3371 { "mulo.",   XO(31,107,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3372
3373 { "mtsrdin", X(31,114), XRA_MASK,       PPC64,          { RS, RB } },
3374
3375 { "clf",     X(31,118), XTO_MASK,       POWER,          { RA, RB } },
3376
3377 { "lbzux",   X(31,119), X_MASK,         COM,            { RT, RAL, RB } },
3378
3379 { "not",     XRC(31,124,0), X_MASK,     COM,            { RA, RS, RBS } },
3380 { "nor",     XRC(31,124,0), X_MASK,     COM,            { RA, RS, RB } },
3381 { "not.",    XRC(31,124,1), X_MASK,     COM,            { RA, RS, RBS } },
3382 { "nor.",    XRC(31,124,1), X_MASK,     COM,            { RA, RS, RB } },
3383
3384 { "lwarxe",  X(31,126), X_MASK,         BOOKE64,        { RT, RA, RB } },
3385
3386 { "lbzuxe",  X(31,127), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3387
3388 { "wrtee",   X(31,131), XRARB_MASK,     PPC403,         { RS } },
3389 { "wrtee",   X(31,131), XRARB_MASK,     BOOKE,          { RS } },
3390
3391 { "dcbtstls",X(31,134), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3392
3393 { "subfe",   XO(31,136,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3394 { "sfe",     XO(31,136,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3395 { "subfe.",  XO(31,136,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3396 { "sfe.",    XO(31,136,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3397 { "subfeo",  XO(31,136,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3398 { "sfeo",    XO(31,136,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3399 { "subfeo.", XO(31,136,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3400 { "sfeo.",   XO(31,136,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3401
3402 { "adde",    XO(31,138,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3403 { "ae",      XO(31,138,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3404 { "adde.",   XO(31,138,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3405 { "ae.",     XO(31,138,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3406 { "addeo",   XO(31,138,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3407 { "aeo",     XO(31,138,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3408 { "addeo.",  XO(31,138,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3409 { "aeo.",    XO(31,138,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3410
3411 { "dcbtstlse",X(31,142),X_MASK,         PPCCHLK,        { CT, RA, RB }},
3412
3413 { "mtcr",    XFXM(31,144,0xff), XFXFXM_MASK|FXM_MASK, COM,      { RS }},
3414 { "mtcrf",   X(31,144), XFXFXM_MASK,    COM,            { FXM, RS } },
3415
3416 { "mtmsr",   X(31,146), XRARB_MASK,     COM,            { RS } },
3417
3418 { "stdx",    X(31,149), X_MASK,         PPC64,          { RS, RA, RB } },
3419
3420 { "stwcx.",  XRC(31,150,1), X_MASK,     PPC,            { RS, RA, RB } },
3421
3422 { "stwx",    X(31,151), X_MASK,         PPCCOM,         { RS, RA, RB } },
3423 { "stx",     X(31,151), X_MASK,         PWRCOM,         { RS, RA, RB } },
3424
3425 { "stwcxe.", XRC(31,158,1), X_MASK,     BOOKE64,        { RS, RA, RB } },
3426
3427 { "stwxe",   X(31,159), X_MASK,         BOOKE64,        { RS, RA, RB } },
3428
3429 { "slq",     XRC(31,152,0), X_MASK,     M601,           { RA, RS, RB } },
3430 { "slq.",    XRC(31,152,1), X_MASK,     M601,           { RA, RS, RB } },
3431
3432 { "sle",     XRC(31,153,0), X_MASK,     M601,           { RA, RS, RB } },
3433 { "sle.",    XRC(31,153,1), X_MASK,     M601,           { RA, RS, RB } },
3434
3435 { "wrteei",  X(31,163), XE_MASK,        PPC403,         { E } },
3436 { "wrteei",  X(31,163), XE_MASK,        BOOKE,          { E } },
3437
3438 { "dcbtls",  X(31,166), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3439 { "dcbtlse", X(31,174), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3440
3441 { "mtmsrd",  X(31,178), XRLARB_MASK,    PPC64,          { RS, MTMSRD_L } },
3442
3443 { "stdux",   X(31,181), X_MASK,         PPC64,          { RS, RAS, RB } },
3444
3445 { "stwux",   X(31,183), X_MASK,         PPCCOM,         { RS, RAS, RB } },
3446 { "stux",    X(31,183), X_MASK,         PWRCOM,         { RS, RA, RB } },
3447
3448 { "sliq",    XRC(31,184,0), X_MASK,     M601,           { RA, RS, SH } },
3449 { "sliq.",   XRC(31,184,1), X_MASK,     M601,           { RA, RS, SH } },
3450
3451 { "stwuxe",  X(31,191), X_MASK,         BOOKE64,        { RS, RAS, RB } },
3452
3453 { "subfze",  XO(31,200,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3454 { "sfze",    XO(31,200,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3455 { "subfze.", XO(31,200,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3456 { "sfze.",   XO(31,200,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3457 { "subfzeo", XO(31,200,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3458 { "sfzeo",   XO(31,200,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3459 { "subfzeo.",XO(31,200,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3460 { "sfzeo.",  XO(31,200,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3461
3462 { "addze",   XO(31,202,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3463 { "aze",     XO(31,202,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3464 { "addze.",  XO(31,202,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3465 { "aze.",    XO(31,202,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3466 { "addzeo",  XO(31,202,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3467 { "azeo",    XO(31,202,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3468 { "addzeo.", XO(31,202,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3469 { "azeo.",   XO(31,202,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3470
3471 { "mtsr",    X(31,210), XRB_MASK|(1<<20), COM32,        { SR, RS } },
3472
3473 { "stdcx.",  XRC(31,214,1), X_MASK,     PPC64,          { RS, RA, RB } },
3474
3475 { "stbx",    X(31,215), X_MASK,         COM,            { RS, RA, RB } },
3476
3477 { "sllq",    XRC(31,216,0), X_MASK,     M601,           { RA, RS, RB } },
3478 { "sllq.",   XRC(31,216,1), X_MASK,     M601,           { RA, RS, RB } },
3479
3480 { "sleq",    XRC(31,217,0), X_MASK,     M601,           { RA, RS, RB } },
3481 { "sleq.",   XRC(31,217,1), X_MASK,     M601,           { RA, RS, RB } },
3482
3483 { "stbxe",   X(31,223), X_MASK,         BOOKE64,        { RS, RA, RB } },
3484
3485 { "icblc",   X(31,230), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3486
3487 { "subfme",  XO(31,232,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3488 { "sfme",    XO(31,232,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3489 { "subfme.", XO(31,232,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3490 { "sfme.",   XO(31,232,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3491 { "subfmeo", XO(31,232,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3492 { "sfmeo",   XO(31,232,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3493 { "subfmeo.",XO(31,232,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3494 { "sfmeo.",  XO(31,232,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3495
3496 { "mulld",   XO(31,233,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3497 { "mulld.",  XO(31,233,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3498 { "mulldo",  XO(31,233,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3499 { "mulldo.", XO(31,233,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3500
3501 { "addme",   XO(31,234,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3502 { "ame",     XO(31,234,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3503 { "addme.",  XO(31,234,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3504 { "ame.",    XO(31,234,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3505 { "addmeo",  XO(31,234,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3506 { "ameo",    XO(31,234,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3507 { "addmeo.", XO(31,234,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3508 { "ameo.",   XO(31,234,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3509
3510 { "mullw",   XO(31,235,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3511 { "muls",    XO(31,235,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3512 { "mullw.",  XO(31,235,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3513 { "muls.",   XO(31,235,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3514 { "mullwo",  XO(31,235,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3515 { "mulso",   XO(31,235,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3516 { "mullwo.", XO(31,235,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3517 { "mulso.",  XO(31,235,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3518
3519 { "icblce",  X(31,238), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3520 { "mtsrin",  X(31,242), XRA_MASK,       PPC32,          { RS, RB } },
3521 { "mtsri",   X(31,242), XRA_MASK,       POWER32,        { RS, RB } },
3522
3523 { "dcbtst",  X(31,246), XRT_MASK,       PPC,            { CT, RA, RB } },
3524
3525 { "stbux",   X(31,247), X_MASK,         COM,            { RS, RAS, RB } },
3526
3527 { "slliq",   XRC(31,248,0), X_MASK,     M601,           { RA, RS, SH } },
3528 { "slliq.",  XRC(31,248,1), X_MASK,     M601,           { RA, RS, SH } },
3529
3530 { "dcbtste", X(31,253), X_MASK,         BOOKE64,        { CT, RA, RB } },
3531
3532 { "stbuxe",  X(31,255), X_MASK,         BOOKE64,        { RS, RAS, RB } },
3533
3534 { "mfdcrx",  X(31,259), X_MASK,         BOOKE,          { RS, RA } },
3535
3536 { "icbt",    X(31,262), XRT_MASK,       PPC403,         { RA, RB } },
3537
3538 { "doz",     XO(31,264,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3539 { "doz.",    XO(31,264,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3540 { "dozo",    XO(31,264,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3541 { "dozo.",   XO(31,264,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3542
3543 { "add",     XO(31,266,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3544 { "cax",     XO(31,266,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3545 { "add.",    XO(31,266,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3546 { "cax.",    XO(31,266,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3547 { "addo",    XO(31,266,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3548 { "caxo",    XO(31,266,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3549 { "addo.",   XO(31,266,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3550 { "caxo.",   XO(31,266,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3551
3552 { "tlbiel",  X(31,274), XRTRA_MASK,     POWER4,         { RB } },
3553
3554 { "mfapidi", X(31,275), X_MASK,         BOOKE,          { RT, RA } },
3555
3556 { "lscbx",   XRC(31,277,0), X_MASK,     M601,           { RT, RA, RB } },
3557 { "lscbx.",  XRC(31,277,1), X_MASK,     M601,           { RT, RA, RB } },
3558
3559 { "dcbt",    X(31,278), XRT_MASK,       PPC,            { CT, RA, RB } },
3560
3561 { "lhzx",    X(31,279), X_MASK,         COM,            { RT, RA, RB } },
3562
3563 { "eqv",     XRC(31,284,0), X_MASK,     COM,            { RA, RS, RB } },
3564 { "eqv.",    XRC(31,284,1), X_MASK,     COM,            { RA, RS, RB } },
3565
3566 { "dcbte",   X(31,286), X_MASK,         BOOKE64,        { CT, RA, RB } },
3567
3568 { "lhzxe",   X(31,287), X_MASK,         BOOKE64,        { RT, RA, RB } },
3569
3570 { "tlbie",   X(31,306), XRTLRA_MASK,    PPC,            { RB, L } },
3571 { "tlbi",    X(31,306), XRT_MASK,       POWER,          { RA, RB } },
3572
3573 { "eciwx",   X(31,310), X_MASK,         PPC,            { RT, RA, RB } },
3574
3575 { "lhzux",   X(31,311), X_MASK,         COM,            { RT, RAL, RB } },
3576
3577 { "xor",     XRC(31,316,0), X_MASK,     COM,            { RA, RS, RB } },
3578 { "xor.",    XRC(31,316,1), X_MASK,     COM,            { RA, RS, RB } },
3579
3580 { "lhzuxe",  X(31,319), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3581
3582 { "mfexisr", XSPR(31,323,64), XSPR_MASK, PPC403,        { RT } },
3583 { "mfexier", XSPR(31,323,66), XSPR_MASK, PPC403,        { RT } },
3584 { "mfbr0",   XSPR(31,323,128), XSPR_MASK, PPC403,       { RT } },
3585 { "mfbr1",   XSPR(31,323,129), XSPR_MASK, PPC403,       { RT } },
3586 { "mfbr2",   XSPR(31,323,130), XSPR_MASK, PPC403,       { RT } },
3587 { "mfbr3",   XSPR(31,323,131), XSPR_MASK, PPC403,       { RT } },
3588 { "mfbr4",   XSPR(31,323,132), XSPR_MASK, PPC403,       { RT } },
3589 { "mfbr5",   XSPR(31,323,133), XSPR_MASK, PPC403,       { RT } },
3590 { "mfbr6",   XSPR(31,323,134), XSPR_MASK, PPC403,       { RT } },
3591 { "mfbr7",   XSPR(31,323,135), XSPR_MASK, PPC403,       { RT } },
3592 { "mfbear",  XSPR(31,323,144), XSPR_MASK, PPC403,       { RT } },
3593 { "mfbesr",  XSPR(31,323,145), XSPR_MASK, PPC403,       { RT } },
3594 { "mfiocr",  XSPR(31,323,160), XSPR_MASK, PPC403,       { RT } },
3595 { "mfdmacr0", XSPR(31,323,192), XSPR_MASK, PPC403,      { RT } },
3596 { "mfdmact0", XSPR(31,323,193), XSPR_MASK, PPC403,      { RT } },
3597 { "mfdmada0", XSPR(31,323,194), XSPR_MASK, PPC403,      { RT } },
3598 { "mfdmasa0", XSPR(31,323,195), XSPR_MASK, PPC403,      { RT } },
3599 { "mfdmacc0", XSPR(31,323,196), XSPR_MASK, PPC403,      { RT } },
3600 { "mfdmacr1", XSPR(31,323,200), XSPR_MASK, PPC403,      { RT } },
3601 { "mfdmact1", XSPR(31,323,201), XSPR_MASK, PPC403,      { RT } },
3602 { "mfdmada1", XSPR(31,323,202), XSPR_MASK, PPC403,      { RT } },
3603 { "mfdmasa1", XSPR(31,323,203), XSPR_MASK, PPC403,      { RT } },
3604 { "mfdmacc1", XSPR(31,323,204), XSPR_MASK, PPC403,      { RT } },
3605 { "mfdmacr2", XSPR(31,323,208), XSPR_MASK, PPC403,      { RT } },
3606 { "mfdmact2", XSPR(31,323,209), XSPR_MASK, PPC403,      { RT } },
3607 { "mfdmada2", XSPR(31,323,210), XSPR_MASK, PPC403,      { RT } },
3608 { "mfdmasa2", XSPR(31,323,211), XSPR_MASK, PPC403,      { RT } },
3609 { "mfdmacc2", XSPR(31,323,212), XSPR_MASK, PPC403,      { RT } },
3610 { "mfdmacr3", XSPR(31,323,216), XSPR_MASK, PPC403,      { RT } },
3611 { "mfdmact3", XSPR(31,323,217), XSPR_MASK, PPC403,      { RT } },
3612 { "mfdmada3", XSPR(31,323,218), XSPR_MASK, PPC403,      { RT } },
3613 { "mfdmasa3", XSPR(31,323,219), XSPR_MASK, PPC403,      { RT } },
3614 { "mfdmacc3", XSPR(31,323,220), XSPR_MASK, PPC403,      { RT } },
3615 { "mfdmasr", XSPR(31,323,224), XSPR_MASK, PPC403,       { RT } },
3616 { "mfdcr",   X(31,323), X_MASK,         PPC403,         { RT, SPR } },
3617 { "mfdcr",   X(31,323), X_MASK,         BOOKE,          { RT, SPR } },
3618
3619 { "div",     XO(31,331,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3620 { "div.",    XO(31,331,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3621 { "divo",    XO(31,331,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3622 { "divo.",   XO(31,331,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3623
3624 { "mfpmr",   X(31,334), X_MASK,         PPCPMR,         { RT, PMRN }},
3625
3626 { "mfmq",     XSPR(31,339,0),   XSPR_MASK, M601,        { RT } },
3627 { "mfxer",    XSPR(31,339,1),   XSPR_MASK, COM,         { RT } },
3628 { "mfrtcu",   XSPR(31,339,4),   XSPR_MASK, COM,         { RT } },
3629 { "mfrtcl",   XSPR(31,339,5),   XSPR_MASK, COM,         { RT } },
3630 { "mfdec",    XSPR(31,339,6),   XSPR_MASK, MFDEC1,      { RT } },
3631 { "mflr",     XSPR(31,339,8),   XSPR_MASK, COM,         { RT } },
3632 { "mfctr",    XSPR(31,339,9),   XSPR_MASK, COM,         { RT } },
3633 { "mftid",    XSPR(31,339,17),  XSPR_MASK, POWER,       { RT } },
3634 { "mfdsisr",  XSPR(31,339,18),  XSPR_MASK, COM,         { RT } },
3635 { "mfdar",    XSPR(31,339,19),  XSPR_MASK, COM,         { RT } },
3636 { "mfdec",    XSPR(31,339,22),  XSPR_MASK, MFDEC2,      { RT } },
3637 { "mfsdr0",   XSPR(31,339,24),  XSPR_MASK, POWER,       { RT } },
3638 { "mfsdr1",   XSPR(31,339,25),  XSPR_MASK, COM,         { RT } },
3639 { "mfsrr0",   XSPR(31,339,26),  XSPR_MASK, COM,         { RT } },
3640 { "mfsrr1",   XSPR(31,339,27),  XSPR_MASK, COM,         { RT } },
3641 { "mfcmpa",   XSPR(31,339,144), XSPR_MASK, PPC860,      { RT } },
3642 { "mfcmpb",   XSPR(31,339,145), XSPR_MASK, PPC860,      { RT } },
3643 { "mfcmpc",   XSPR(31,339,146), XSPR_MASK, PPC860,      { RT } },
3644 { "mfcmpd",   XSPR(31,339,147), XSPR_MASK, PPC860,      { RT } },
3645 { "mficr",    XSPR(31,339,148), XSPR_MASK, PPC860,      { RT } },
3646 { "mfder",    XSPR(31,339,149), XSPR_MASK, PPC860,      { RT } },
3647 { "mfcounta", XSPR(31,339,150), XSPR_MASK, PPC860,      { RT } },
3648 { "mfcountb", XSPR(31,339,151), XSPR_MASK, PPC860,      { RT } },
3649 { "mfcmpe",   XSPR(31,339,152), XSPR_MASK, PPC860,      { RT } },
3650 { "mfcmpf",   XSPR(31,339,153), XSPR_MASK, PPC860,      { RT } },
3651 { "mfcmpg",   XSPR(31,339,154), XSPR_MASK, PPC860,      { RT } },
3652 { "mfcmph",   XSPR(31,339,155), XSPR_MASK, PPC860,      { RT } },
3653 { "mflctrl1", XSPR(31,339,156), XSPR_MASK, PPC860,      { RT } },
3654 { "mflctrl2", XSPR(31,339,157), XSPR_MASK, PPC860,      { RT } },
3655 { "mfictrl",  XSPR(31,339,158), XSPR_MASK, PPC860,      { RT } },
3656 { "mfbar",    XSPR(31,339,159), XSPR_MASK, PPC860,      { RT } },
3657 { "mfvrsave", XSPR(31,339,256), XSPR_MASK, PPCVEC,      { RT } },
3658 { "mfsprg4",  XSPR(31,339,260), XSPR_MASK, PPC405,      { RT } },
3659 { "mfsprg5",  XSPR(31,339,261), XSPR_MASK, PPC405,      { RT } },
3660 { "mfsprg6",  XSPR(31,339,262), XSPR_MASK, PPC405,      { RT } },
3661 { "mfsprg7",  XSPR(31,339,263), XSPR_MASK, PPC405,      { RT } },
3662 { "mfsprg",   XSPR(31,339,272), XSPRG_MASK, PPC,        { RT, SPRG } },
3663 { "mfsprg0",  XSPR(31,339,272), XSPR_MASK, PPC,         { RT } },
3664 { "mfsprg1",  XSPR(31,339,273), XSPR_MASK, PPC,         { RT } },
3665 { "mfsprg2",  XSPR(31,339,274), XSPR_MASK, PPC,         { RT } },
3666 { "mfsprg3",  XSPR(31,339,275), XSPR_MASK, PPC,         { RT } },
3667 { "mfasr",    XSPR(31,339,280), XSPR_MASK, PPC64,       { RT } },
3668 { "mfear",    XSPR(31,339,282), XSPR_MASK, PPC,         { RT } },
3669 { "mfpvr",    XSPR(31,339,287), XSPR_MASK, PPC,         { RT } },
3670 { "mfspefscr",XSPR(31,339,512), XSPR_MASK, PPCSPE,      { RT } },
3671 { "mfibatu",  XSPR(31,339,528), XSPRBAT_MASK, PPC,      { RT, SPRBAT } },
3672 { "mfibatl",  XSPR(31,339,529), XSPRBAT_MASK, PPC,      { RT, SPRBAT } },
3673 { "mfdbatu",  XSPR(31,339,536), XSPRBAT_MASK, PPC,      { RT, SPRBAT } },
3674 { "mfdbatl",  XSPR(31,339,537), XSPRBAT_MASK, PPC,      { RT, SPRBAT } },
3675 { "mfic_cst", XSPR(31,339,560), XSPR_MASK, PPC860,      { RT } },
3676 { "mfic_adr", XSPR(31,339,561), XSPR_MASK, PPC860,      { RT } },
3677 { "mfic_dat", XSPR(31,339,562), XSPR_MASK, PPC860,      { RT } },
3678 { "mfdc_cst", XSPR(31,339,568), XSPR_MASK, PPC860,      { RT } },
3679 { "mfdc_adr", XSPR(31,339,569), XSPR_MASK, PPC860,      { RT } },
3680 { "mfdc_dat", XSPR(31,339,570), XSPR_MASK, PPC860,      { RT } },
3681 { "mfdpdr",   XSPR(31,339,630), XSPR_MASK, PPC860,      { RT } },
3682 { "mfdpir",   XSPR(31,339,631), XSPR_MASK, PPC860,      { RT } },
3683 { "mfimmr",   XSPR(31,339,638), XSPR_MASK, PPC860,      { RT } },
3684 { "mfmi_ctr", XSPR(31,339,784), XSPR_MASK, PPC860,      { RT } },
3685 { "mfmi_ap",  XSPR(31,339,786), XSPR_MASK, PPC860,      { RT } },
3686 { "mfmi_epn", XSPR(31,339,787), XSPR_MASK, PPC860,      { RT } },
3687 { "mfmi_twc", XSPR(31,339,789), XSPR_MASK, PPC860,      { RT } },
3688 { "mfmi_rpn", XSPR(31,339,790), XSPR_MASK, PPC860,      { RT } },
3689 { "mfmd_ctr", XSPR(31,339,792), XSPR_MASK, PPC860,      { RT } },
3690 { "mfm_casid",XSPR(31,339,793), XSPR_MASK, PPC860,      { RT } },
3691 { "mfmd_ap",  XSPR(31,339,794), XSPR_MASK, PPC860,      { RT } },
3692 { "mfmd_epn", XSPR(31,339,795), XSPR_MASK, PPC860,      { RT } },
3693 { "mfmd_twb", XSPR(31,339,796), XSPR_MASK, PPC860,      { RT } },
3694 { "mfmd_twc", XSPR(31,339,797), XSPR_MASK, PPC860,      { RT } },
3695 { "mfmd_rpn", XSPR(31,339,798), XSPR_MASK, PPC860,      { RT } },
3696 { "mfm_tw",   XSPR(31,339,799), XSPR_MASK, PPC860,      { RT } },
3697 { "mfmi_dbcam",XSPR(31,339,816), XSPR_MASK, PPC860,     { RT } },
3698 { "mfmi_dbram0",XSPR(31,339,817), XSPR_MASK, PPC860,    { RT } },
3699 { "mfmi_dbram1",XSPR(31,339,818), XSPR_MASK, PPC860,    { RT } },
3700 { "mfmd_dbcam", XSPR(31,339,824), XSPR_MASK, PPC860,    { RT } },
3701 { "mfmd_dbram0",XSPR(31,339,825), XSPR_MASK, PPC860,    { RT } },
3702 { "mfmd_dbram1",XSPR(31,339,826), XSPR_MASK, PPC860,    { RT } },
3703 { "mfzpr",      XSPR(31,339,944), XSPR_MASK, PPC403,    { RT } },
3704 { "mfpid",      XSPR(31,339,945), XSPR_MASK, PPC403,    { RT } },
3705 { "mfccr0",     XSPR(31,339,947), XSPR_MASK, PPC405,    { RT } },
3706 { "mficdbdr",   XSPR(31,339,979), XSPR_MASK, PPC403,    { RT } },
3707 { "mfummcr0",   XSPR(31,339,936),  XSPR_MASK, PPC750,   { RT } },
3708 { "mfupmc1",    XSPR(31,339,937),  XSPR_MASK, PPC750,   { RT } },
3709 { "mfupmc2",    XSPR(31,339,938),  XSPR_MASK, PPC750,   { RT } },
3710 { "mfusia",     XSPR(31,339,939),  XSPR_MASK, PPC750,   { RT } },
3711 { "mfummcr1",   XSPR(31,339,940),  XSPR_MASK, PPC750,   { RT } },
3712 { "mfupmc3",    XSPR(31,339,941),  XSPR_MASK, PPC750,   { RT } },
3713 { "mfupmc4",    XSPR(31,339,942),  XSPR_MASK, PPC750,   { RT } },
3714 { "mfiac3",     XSPR(31,339,948),  XSPR_MASK, PPC405,   { RT } },
3715 { "mfiac4",     XSPR(31,339,949),  XSPR_MASK, PPC405,   { RT } },
3716 { "mfdvc1",     XSPR(31,339,950),  XSPR_MASK, PPC405,   { RT } },
3717 { "mfdvc2",     XSPR(31,339,951),  XSPR_MASK, PPC405,   { RT } },
3718 { "mfmmcr0",    XSPR(31,339,952),  XSPR_MASK, PPC750,   { RT } },
3719 { "mfpmc1",     XSPR(31,339,953),  XSPR_MASK, PPC750,   { RT } },
3720 { "mfsgr",      XSPR(31,339,953),  XSPR_MASK, PPC403,   { RT } },
3721 { "mfpmc2",     XSPR(31,339,954),  XSPR_MASK, PPC750,   { RT } },
3722 { "mfdcwr",     XSPR(31,339,954),  XSPR_MASK, PPC403,   { RT } },
3723 { "mfsia",      XSPR(31,339,955),  XSPR_MASK, PPC750,   { RT } },
3724 { "mfsler",     XSPR(31,339,955),  XSPR_MASK, PPC405,   { RT } },
3725 { "mfmmcr1",    XSPR(31,339,956),  XSPR_MASK, PPC750,   { RT } },
3726 { "mfsu0r",     XSPR(31,339,956),  XSPR_MASK, PPC405,   { RT } },
3727 { "mfpmc3",     XSPR(31,339,957),  XSPR_MASK, PPC750,   { RT } },
3728 { "mfdbcr1",    XSPR(31,339,957),  XSPR_MASK, PPC405,   { RT } },
3729 { "mfpmc4",     XSPR(31,339,958),  XSPR_MASK, PPC750,   { RT } },
3730 { "mfesr",   XSPR(31,339,980), XSPR_MASK, PPC403,       { RT } },
3731 { "mfdear",  XSPR(31,339,981), XSPR_MASK, PPC403,       { RT } },
3732 { "mfevpr",  XSPR(31,339,982), XSPR_MASK, PPC403,       { RT } },
3733 { "mfcdbcr", XSPR(31,339,983), XSPR_MASK, PPC403,       { RT } },
3734 { "mftsr",   XSPR(31,339,984), XSPR_MASK, PPC403,       { RT } },
3735 { "mftcr",   XSPR(31,339,986), XSPR_MASK, PPC403,       { RT } },
3736 { "mfpit",   XSPR(31,339,987), XSPR_MASK, PPC403,       { RT } },
3737 { "mftbhi",  XSPR(31,339,988), XSPR_MASK, PPC403,       { RT } },
3738 { "mftblo",  XSPR(31,339,989), XSPR_MASK, PPC403,       { RT } },
3739 { "mfsrr2",  XSPR(31,339,990), XSPR_MASK, PPC403,       { RT } },
3740 { "mfsrr3",  XSPR(31,339,991), XSPR_MASK, PPC403,       { RT } },
3741 { "mfdbsr",  XSPR(31,339,1008), XSPR_MASK, PPC403,      { RT } },
3742 { "mfdbcr0", XSPR(31,339,1010), XSPR_MASK, PPC405,      { RT } },
3743 { "mfiac1",  XSPR(31,339,1012), XSPR_MASK, PPC403,      { RT } },
3744 { "mfiac2",  XSPR(31,339,1013), XSPR_MASK, PPC403,      { RT } },
3745 { "mfdac1",  XSPR(31,339,1014), XSPR_MASK, PPC403,      { RT } },
3746 { "mfdac2",  XSPR(31,339,1015), XSPR_MASK, PPC403,      { RT } },
3747 { "mfdccr",  XSPR(31,339,1018), XSPR_MASK, PPC403,      { RT } },
3748 { "mficcr",  XSPR(31,339,1019), XSPR_MASK, PPC403,      { RT } },
3749 { "mfpbl1",  XSPR(31,339,1020), XSPR_MASK, PPC403,      { RT } },
3750 { "mfpbu1",  XSPR(31,339,1021), XSPR_MASK, PPC403,      { RT } },
3751 { "mfpbl2",  XSPR(31,339,1022), XSPR_MASK, PPC403,      { RT } },
3752 { "mfpbu2",  XSPR(31,339,1023), XSPR_MASK, PPC403,      { RT } },
3753 { "mfl2cr",     XSPR(31,339,1017), XSPR_MASK, PPC750,   { RT } },
3754 { "mfictc",     XSPR(31,339,1019), XSPR_MASK, PPC750,   { RT } },
3755 { "mfthrm1",    XSPR(31,339,1020), XSPR_MASK, PPC750,   { RT } },
3756 { "mfthrm2",    XSPR(31,339,1021), XSPR_MASK, PPC750,   { RT } },
3757 { "mfthrm3",    XSPR(31,339,1022), XSPR_MASK, PPC750,   { RT } },
3758 { "mfspr",   X(31,339), X_MASK,         COM,            { RT, SPR } },
3759
3760 { "lwax",    X(31,341), X_MASK,         PPC64,          { RT, RA, RB } },
3761
3762 { "dst",     XDSS(31,342,0), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3763 { "dstt",    XDSS(31,342,1), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3764
3765 { "lhax",    X(31,343), X_MASK,         COM,            { RT, RA, RB } },
3766
3767 { "lhaxe",   X(31,351), X_MASK,         BOOKE64,        { RT, RA, RB } },
3768
3769 { "dstst",   XDSS(31,374,0), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3770 { "dststt",  XDSS(31,374,1), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3771
3772 { "dccci",   X(31,454), XRT_MASK,       PPC403,         { RA, RB } },
3773
3774 { "abs",     XO(31,360,0,0), XORB_MASK, M601,           { RT, RA } },
3775 { "abs.",    XO(31,360,0,1), XORB_MASK, M601,           { RT, RA } },
3776 { "abso",    XO(31,360,1,0), XORB_MASK, M601,           { RT, RA } },
3777 { "abso.",   XO(31,360,1,1), XORB_MASK, M601,           { RT, RA } },
3778
3779 { "divs",    XO(31,363,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3780 { "divs.",   XO(31,363,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3781 { "divso",   XO(31,363,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3782 { "divso.",  XO(31,363,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3783
3784 { "tlbia",   X(31,370), 0xffffffff,     PPC,            { 0 } },
3785
3786 { "mftbl",   XSPR(31,371,268), XSPR_MASK, CLASSIC,      { RT } },
3787 { "mftbu",   XSPR(31,371,269), XSPR_MASK, CLASSIC,      { RT } },
3788 { "mftb",    X(31,371), X_MASK,         CLASSIC,        { RT, TBR } },
3789
3790 { "lwaux",   X(31,373), X_MASK,         PPC64,          { RT, RAL, RB } },
3791
3792 { "lhaux",   X(31,375), X_MASK,         COM,            { RT, RAL, RB } },
3793
3794 { "lhauxe",  X(31,383), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3795
3796 { "mtdcrx",  X(31,387), X_MASK,         BOOKE,          { RA, RS } },
3797
3798 { "dcblc",   X(31,390), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3799
3800 { "subfe64", XO(31,392,0,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3801 { "subfe64o",XO(31,392,1,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3802
3803 { "adde64",  XO(31,394,0,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3804 { "adde64o", XO(31,394,1,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3805
3806 { "dcblce",  X(31,398), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3807
3808 { "slbmte",  X(31,402), XRA_MASK,       PPC64,          { RS, RB } },
3809
3810 { "sthx",    X(31,407), X_MASK,         COM,            { RS, RA, RB } },
3811
3812 { "lfqx",    X(31,791), X_MASK,         POWER2,         { FRT, RA, RB } },
3813
3814 { "lfqux",   X(31,823), X_MASK,         POWER2,         { FRT, RA, RB } },
3815
3816 { "stfqx",   X(31,919), X_MASK,         POWER2,         { FRS, RA, RB } },
3817
3818 { "stfqux",  X(31,951), X_MASK,         POWER2,         { FRS, RA, RB } },
3819
3820 { "orc",     XRC(31,412,0), X_MASK,     COM,            { RA, RS, RB } },
3821 { "orc.",    XRC(31,412,1), X_MASK,     COM,            { RA, RS, RB } },
3822
3823 { "sradi",   XS(31,413,0), XS_MASK,     PPC64,          { RA, RS, SH6 } },
3824 { "sradi.",  XS(31,413,1), XS_MASK,     PPC64,          { RA, RS, SH6 } },
3825
3826 { "sthxe",   X(31,415), X_MASK,         BOOKE64,        { RS, RA, RB } },
3827
3828 { "slbie",   X(31,434), XRTRA_MASK,     PPC64,          { RB } },
3829
3830 { "ecowx",   X(31,438), X_MASK,         PPC,            { RT, RA, RB } },
3831
3832 { "sthux",   X(31,439), X_MASK,         COM,            { RS, RAS, RB } },
3833
3834 { "sthuxe",  X(31,447), X_MASK,         BOOKE64,        { RS, RAS, RB } },
3835
3836 { "mr",      XRC(31,444,0), X_MASK,     COM,            { RA, RS, RBS } },
3837 { "or",      XRC(31,444,0), X_MASK,     COM,            { RA, RS, RB } },
3838 { "mr.",     XRC(31,444,1), X_MASK,     COM,            { RA, RS, RBS } },
3839 { "or.",     XRC(31,444,1), X_MASK,     COM,            { RA, RS, RB } },
3840
3841 { "mtexisr", XSPR(31,451,64), XSPR_MASK, PPC403,        { RT } },
3842 { "mtexier", XSPR(31,451,66), XSPR_MASK, PPC403,        { RT } },
3843 { "mtbr0",   XSPR(31,451,128), XSPR_MASK, PPC403,       { RT } },
3844 { "mtbr1",   XSPR(31,451,129), XSPR_MASK, PPC403,       { RT } },
3845 { "mtbr2",   XSPR(31,451,130), XSPR_MASK, PPC403,       { RT } },
3846 { "mtbr3",   XSPR(31,451,131), XSPR_MASK, PPC403,       { RT } },
3847 { "mtbr4",   XSPR(31,451,132), XSPR_MASK, PPC403,       { RT } },
3848 { "mtbr5",   XSPR(31,451,133), XSPR_MASK, PPC403,       { RT } },
3849 { "mtbr6",   XSPR(31,451,134), XSPR_MASK, PPC403,       { RT } },
3850 { "mtbr7",   XSPR(31,451,135), XSPR_MASK, PPC403,       { RT } },
3851 { "mtbear",  XSPR(31,451,144), XSPR_MASK, PPC403,       { RT } },
3852 { "mtbesr",  XSPR(31,451,145), XSPR_MASK, PPC403,       { RT } },
3853 { "mtiocr",  XSPR(31,451,160), XSPR_MASK, PPC403,       { RT } },
3854 { "mtdmacr0", XSPR(31,451,192), XSPR_MASK, PPC403,      { RT } },
3855 { "mtdmact0", XSPR(31,451,193), XSPR_MASK, PPC403,      { RT } },
3856 { "mtdmada0", XSPR(31,451,194), XSPR_MASK, PPC403,      { RT } },
3857 { "mtdmasa0", XSPR(31,451,195), XSPR_MASK, PPC403,      { RT } },
3858 { "mtdmacc0", XSPR(31,451,196), XSPR_MASK, PPC403,      { RT } },
3859 { "mtdmacr1", XSPR(31,451,200), XSPR_MASK, PPC403,      { RT } },
3860 { "mtdmact1", XSPR(31,451,201), XSPR_MASK, PPC403,      { RT } },
3861 { "mtdmada1", XSPR(31,451,202), XSPR_MASK, PPC403,      { RT } },
3862 { "mtdmasa1", XSPR(31,451,203), XSPR_MASK, PPC403,      { RT } },
3863 { "mtdmacc1", XSPR(31,451,204), XSPR_MASK, PPC403,      { RT } },
3864 { "mtdmacr2", XSPR(31,451,208), XSPR_MASK, PPC403,      { RT } },
3865 { "mtdmact2", XSPR(31,451,209), XSPR_MASK, PPC403,      { RT } },
3866 { "mtdmada2", XSPR(31,451,210), XSPR_MASK, PPC403,      { RT } },
3867 { "mtdmasa2", XSPR(31,451,211), XSPR_MASK, PPC403,      { RT } },
3868 { "mtdmacc2", XSPR(31,451,212), XSPR_MASK, PPC403,      { RT } },
3869 { "mtdmacr3", XSPR(31,451,216), XSPR_MASK, PPC403,      { RT } },
3870 { "mtdmact3", XSPR(31,451,217), XSPR_MASK, PPC403,      { RT } },
3871 { "mtdmada3", XSPR(31,451,218), XSPR_MASK, PPC403,      { RT } },
3872 { "mtdmasa3", XSPR(31,451,219), XSPR_MASK, PPC403,      { RT } },
3873 { "mtdmacc3", XSPR(31,451,220), XSPR_MASK, PPC403,      { RT } },
3874 { "mtdmasr", XSPR(31,451,224), XSPR_MASK, PPC403,       { RT } },
3875 { "mtdcr",   X(31,451), X_MASK,         PPC403,         { SPR, RS } },
3876 { "mtdcr",   X(31,451), X_MASK,         BOOKE,          { SPR, RS } },
3877
3878 { "subfze64",XO(31,456,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
3879 { "subfze64o",XO(31,456,1,0), XORB_MASK, BOOKE64,       { RT, RA } },
3880
3881 { "divdu",   XO(31,457,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3882 { "divdu.",  XO(31,457,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3883 { "divduo",  XO(31,457,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3884 { "divduo.", XO(31,457,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3885
3886 { "addze64", XO(31,458,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
3887 { "addze64o",XO(31,458,1,0), XORB_MASK, BOOKE64,        { RT, RA } },
3888
3889 { "divwu",   XO(31,459,0,0), XO_MASK,   PPC,            { RT, RA, RB } },
3890 { "divwu.",  XO(31,459,0,1), XO_MASK,   PPC,            { RT, RA, RB } },
3891 { "divwuo",  XO(31,459,1,0), XO_MASK,   PPC,            { RT, RA, RB } },
3892 { "divwuo.", XO(31,459,1,1), XO_MASK,   PPC,            { RT, RA, RB } },
3893
3894 { "mtmq",    XSPR(31,467,0),   XSPR_MASK,    M601,      { RS } },
3895 { "mtxer",   XSPR(31,467,1),   XSPR_MASK,    COM,       { RS } },
3896 { "mtlr",    XSPR(31,467,8),   XSPR_MASK,    COM,       { RS } },
3897 { "mtctr",   XSPR(31,467,9),   XSPR_MASK,    COM,       { RS } },
3898 { "mttid",   XSPR(31,467,17),  XSPR_MASK,    POWER,     { RS } },
3899 { "mtdsisr", XSPR(31,467,18),  XSPR_MASK,    COM,       { RS } },
3900 { "mtdar",   XSPR(31,467,19),  XSPR_MASK,    COM,       { RS } },
3901 { "mtrtcu",  XSPR(31,467,20),  XSPR_MASK,    COM,       { RS } },
3902 { "mtrtcl",  XSPR(31,467,21),  XSPR_MASK,    COM,       { RS } },
3903 { "mtdec",   XSPR(31,467,22),  XSPR_MASK,    COM,       { RS } },
3904 { "mtsdr0",  XSPR(31,467,24),  XSPR_MASK,    POWER,     { RS } },
3905 { "mtsdr1",  XSPR(31,467,25),  XSPR_MASK,    COM,       { RS } },
3906 { "mtsrr0",  XSPR(31,467,26),  XSPR_MASK,    COM,       { RS } },
3907 { "mtsrr1",  XSPR(31,467,27),  XSPR_MASK,    COM,       { RS } },
3908 { "mtcmpa",   XSPR(31,467,144), XSPR_MASK, PPC860,      { RT } },
3909 { "mtcmpb",   XSPR(31,467,145), XSPR_MASK, PPC860,      { RT } },
3910 { "mtcmpc",   XSPR(31,467,146), XSPR_MASK, PPC860,      { RT } },
3911 { "mtcmpd",   XSPR(31,467,147), XSPR_MASK, PPC860,      { RT } },
3912 { "mticr",    XSPR(31,467,148), XSPR_MASK, PPC860,      { RT } },
3913 { "mtder",    XSPR(31,467,149), XSPR_MASK, PPC860,      { RT } },
3914 { "mtcounta", XSPR(31,467,150), XSPR_MASK, PPC860,      { RT } },
3915 { "mtcountb", XSPR(31,467,151), XSPR_MASK, PPC860,      { RT } },
3916 { "mtcmpe",   XSPR(31,467,152), XSPR_MASK, PPC860,      { RT } },
3917 { "mtcmpf",   XSPR(31,467,153), XSPR_MASK, PPC860,      { RT } },
3918 { "mtcmpg",   XSPR(31,467,154), XSPR_MASK, PPC860,      { RT } },
3919 { "mtcmph",   XSPR(31,467,155), XSPR_MASK, PPC860,      { RT } },
3920 { "mtlctrl1", XSPR(31,467,156), XSPR_MASK, PPC860,      { RT } },
3921 { "mtlctrl2", XSPR(31,467,157), XSPR_MASK, PPC860,      { RT } },
3922 { "mtictrl",  XSPR(31,467,158), XSPR_MASK, PPC860,      { RT } },
3923 { "mtbar",    XSPR(31,467,159), XSPR_MASK, PPC860,      { RT } },
3924 { "mtvrsave",XSPR(31,467,256), XSPR_MASK,    PPCVEC,    { RT } },
3925 { "mtsprg",  XSPR(31,467,272), XSPRG_MASK,   PPC,       { SPRG, RS } },
3926 { "mtsprg0", XSPR(31,467,272), XSPR_MASK,    PPC,       { RT } },
3927 { "mtsprg1", XSPR(31,467,273), XSPR_MASK,    PPC,       { RT } },
3928 { "mtsprg2", XSPR(31,467,274), XSPR_MASK,    PPC,       { RT } },
3929 { "mtsprg3", XSPR(31,467,275), XSPR_MASK,    PPC,       { RT } },
3930 { "mtsprg4", XSPR(31,467,276), XSPR_MASK,    PPC405,    { RT } },
3931 { "mtsprg5", XSPR(31,467,277), XSPR_MASK,    PPC405,    { RT } },
3932 { "mtsprg6", XSPR(31,467,278), XSPR_MASK,    PPC405,    { RT } },
3933 { "mtsprg7", XSPR(31,467,279), XSPR_MASK,    PPC405,    { RT } },
3934 { "mtasr",   XSPR(31,467,280), XSPR_MASK,    PPC64,     { RS } },
3935 { "mtear",   XSPR(31,467,282), XSPR_MASK,    PPC,       { RS } },
3936 { "mttbl",   XSPR(31,467,284), XSPR_MASK,    PPC,       { RS } },
3937 { "mttbu",   XSPR(31,467,285), XSPR_MASK,    PPC,       { RS } },
3938 { "mtspefscr",XSPR(31,467,512),XSPR_MASK,    PPCSPE,    { RT } },
3939 { "mtibatu", XSPR(31,467,528), XSPRBAT_MASK, PPC,       { SPRBAT, RS } },
3940 { "mtibatl", XSPR(31,467,529), XSPRBAT_MASK, PPC,       { SPRBAT, RS } },
3941 { "mtdbatu", XSPR(31,467,536), XSPRBAT_MASK, PPC,       { SPRBAT, RS } },
3942 { "mtdbatl", XSPR(31,467,537), XSPRBAT_MASK, PPC,       { SPRBAT, RS } },
3943 { "mtzpr",   XSPR(31,467,944), XSPR_MASK, PPC403,       { RT } },
3944 { "mtpid",   XSPR(31,467,945), XSPR_MASK, PPC403,       { RT } },
3945 { "mtccr0",  XSPR(31,467,947), XSPR_MASK, PPC405,       { RT } },
3946 { "mtiac3",  XSPR(31,467,948), XSPR_MASK, PPC405,       { RT } },
3947 { "mtiac4",  XSPR(31,467,949), XSPR_MASK, PPC405,       { RT } },
3948 { "mtdvc1",  XSPR(31,467,950), XSPR_MASK, PPC405,       { RT } },
3949 { "mtdvc2",  XSPR(31,467,951), XSPR_MASK, PPC405,       { RT } },
3950 { "mtsgr",   XSPR(31,467,953), XSPR_MASK, PPC403,       { RT } },
3951 { "mtdcwr",  XSPR(31,467,954), XSPR_MASK, PPC403,       { RT } },
3952 { "mtsler",  XSPR(31,467,955), XSPR_MASK, PPC405,       { RT } },
3953 { "mtsu0r",  XSPR(31,467,956), XSPR_MASK, PPC405,       { RT } },
3954 { "mtdbcr1", XSPR(31,467,957), XSPR_MASK, PPC405,       { RT } },
3955 { "mticdbdr",XSPR(31,467,979), XSPR_MASK, PPC403,       { RT } },
3956 { "mtesr",   XSPR(31,467,980), XSPR_MASK, PPC403,       { RT } },
3957 { "mtdear",  XSPR(31,467,981), XSPR_MASK, PPC403,       { RT } },
3958 { "mtevpr",  XSPR(31,467,982), XSPR_MASK, PPC403,       { RT } },
3959 { "mtcdbcr", XSPR(31,467,983), XSPR_MASK, PPC403,       { RT } },
3960 { "mttsr",   XSPR(31,467,984), XSPR_MASK, PPC403,       { RT } },
3961 { "mttcr",   XSPR(31,467,986), XSPR_MASK, PPC403,       { RT } },
3962 { "mtpit",   XSPR(31,467,987), XSPR_MASK, PPC403,       { RT } },
3963 { "mttbhi",  XSPR(31,467,988), XSPR_MASK, PPC403,       { RT } },
3964 { "mttblo",  XSPR(31,467,989), XSPR_MASK, PPC403,       { RT } },
3965 { "mtsrr2",  XSPR(31,467,990), XSPR_MASK, PPC403,       { RT } },
3966 { "mtsrr3",  XSPR(31,467,991), XSPR_MASK, PPC403,       { RT } },
3967 { "mtdbsr",  XSPR(31,467,1008), XSPR_MASK, PPC403,      { RT } },
3968 { "mtdbcr0", XSPR(31,467,1010), XSPR_MASK, PPC405,      { RT } },
3969 { "mtiac1",  XSPR(31,467,1012), XSPR_MASK, PPC403,      { RT } },
3970 { "mtiac2",  XSPR(31,467,1013), XSPR_MASK, PPC403,      { RT } },
3971 { "mtdac1",  XSPR(31,467,1014), XSPR_MASK, PPC403,      { RT } },
3972 { "mtdac2",  XSPR(31,467,1015), XSPR_MASK, PPC403,      { RT } },
3973 { "mtdccr",  XSPR(31,467,1018), XSPR_MASK, PPC403,      { RT } },
3974 { "mticcr",  XSPR(31,467,1019), XSPR_MASK, PPC403,      { RT } },
3975 { "mtpbl1",  XSPR(31,467,1020), XSPR_MASK, PPC403,      { RT } },
3976 { "mtpbu1",  XSPR(31,467,1021), XSPR_MASK, PPC403,      { RT } },
3977 { "mtpbl2",  XSPR(31,467,1022), XSPR_MASK, PPC403,      { RT } },
3978 { "mtpbu2",  XSPR(31,467,1023), XSPR_MASK, PPC403,      { RT } },
3979 { "mtummcr0",   XSPR(31,467,936),  XSPR_MASK, PPC750,   { RT } },
3980 { "mtupmc1",    XSPR(31,467,937),  XSPR_MASK, PPC750,   { RT } },
3981 { "mtupmc2",    XSPR(31,467,938),  XSPR_MASK, PPC750,   { RT } },
3982 { "mtusia",     XSPR(31,467,939),  XSPR_MASK, PPC750,   { RT } },
3983 { "mtummcr1",   XSPR(31,467,940),  XSPR_MASK, PPC750,   { RT } },
3984 { "mtupmc3",    XSPR(31,467,941),  XSPR_MASK, PPC750,   { RT } },
3985 { "mtupmc4",    XSPR(31,467,942),  XSPR_MASK, PPC750,   { RT } },
3986 { "mtmmcr0",    XSPR(31,467,952),  XSPR_MASK, PPC750,   { RT } },
3987 { "mtpmc1",     XSPR(31,467,953),  XSPR_MASK, PPC750,   { RT } },
3988 { "mtpmc2",     XSPR(31,467,954),  XSPR_MASK, PPC750,   { RT } },
3989 { "mtsia",      XSPR(31,467,955),  XSPR_MASK, PPC750,   { RT } },
3990 { "mtmmcr1",    XSPR(31,467,956),  XSPR_MASK, PPC750,   { RT } },
3991 { "mtpmc3",     XSPR(31,467,957),  XSPR_MASK, PPC750,   { RT } },
3992 { "mtpmc4",     XSPR(31,467,958),  XSPR_MASK, PPC750,   { RT } },
3993 { "mtl2cr",     XSPR(31,467,1017), XSPR_MASK, PPC750,   { RT } },
3994 { "mtictc",     XSPR(31,467,1019), XSPR_MASK, PPC750,   { RT } },
3995 { "mtthrm1",    XSPR(31,467,1020), XSPR_MASK, PPC750,   { RT } },
3996 { "mtthrm2",    XSPR(31,467,1021), XSPR_MASK, PPC750,   { RT } },
3997 { "mtthrm3",    XSPR(31,467,1022), XSPR_MASK, PPC750,   { RT } },
3998 { "mtspr",   X(31,467),        X_MASK,       COM,       { SPR, RS } },
3999
4000 { "dcbi",    X(31,470), XRT_MASK,       PPC,            { RA, RB } },
4001
4002 { "nand",    XRC(31,476,0), X_MASK,     COM,            { RA, RS, RB } },
4003 { "nand.",   XRC(31,476,1), X_MASK,     COM,            { RA, RS, RB } },
4004
4005 { "dcbie",   X(31,478), XRT_MASK,       BOOKE64,        { RA, RB } },
4006
4007 { "dcread",  X(31,486), X_MASK,         PPC403,         { RT, RA, RB }},
4008
4009 { "mtpmr",   X(31,462), X_MASK,         PPCPMR,         { PMRN, RS }},
4010
4011 { "icbtls",  X(31,486), X_MASK,         PPCCHLK,        { CT, RA, RB }},
4012
4013 { "nabs",    XO(31,488,0,0), XORB_MASK, M601,           { RT, RA } },
4014 { "subfme64",XO(31,488,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4015 { "nabs.",   XO(31,488,0,1), XORB_MASK, M601,           { RT, RA } },
4016 { "nabso",   XO(31,488,1,0), XORB_MASK, M601,           { RT, RA } },
4017 { "subfme64o",XO(31,488,1,0), XORB_MASK, BOOKE64,       { RT, RA } },
4018 { "nabso.",  XO(31,488,1,1), XORB_MASK, M601,           { RT, RA } },
4019
4020 { "divd",    XO(31,489,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4021 { "divd.",   XO(31,489,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4022 { "divdo",   XO(31,489,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4023 { "divdo.",  XO(31,489,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4024
4025 { "addme64", XO(31,490,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4026 { "addme64o",XO(31,490,1,0), XORB_MASK, BOOKE64,        { RT, RA } },
4027
4028 { "divw",    XO(31,491,0,0), XO_MASK,   PPC,            { RT, RA, RB } },
4029 { "divw.",   XO(31,491,0,1), XO_MASK,   PPC,            { RT, RA, RB } },
4030 { "divwo",   XO(31,491,1,0), XO_MASK,   PPC,            { RT, RA, RB } },
4031 { "divwo.",  XO(31,491,1,1), XO_MASK,   PPC,            { RT, RA, RB } },
4032
4033 { "icbtlse", X(31,494), X_MASK,         PPCCHLK,        { CT, RA, RB }},
4034
4035 { "slbia",   X(31,498), 0xffffffff,     PPC64,          { 0 } },
4036
4037 { "cli",     X(31,502), XRB_MASK,       POWER,          { RT, RA } },
4038
4039 { "stdcxe.", XRC(31,511,1), X_MASK,     BOOKE64,        { RS, RA, RB } },
4040
4041 { "mcrxr",   X(31,512), XRARB_MASK|(3<<21), COM,        { BF } },
4042
4043 { "bblels",  X(31,518), X_MASK,         PPCBRLK,        { 0 }},
4044 { "mcrxr64", X(31,544), XRARB_MASK|(3<<21), BOOKE,      { BF } },
4045
4046 { "clcs",    X(31,531), XRB_MASK,       M601,           { RT, RA } },
4047
4048 { "lswx",    X(31,533), X_MASK,         PPCCOM,         { RT, RA, RB } },
4049 { "lsx",     X(31,533), X_MASK,         PWRCOM,         { RT, RA, RB } },
4050
4051 { "lwbrx",   X(31,534), X_MASK,         PPCCOM,         { RT, RA, RB } },
4052 { "lbrx",    X(31,534), X_MASK,         PWRCOM,         { RT, RA, RB } },
4053
4054 { "lfsx",    X(31,535), X_MASK,         COM,            { FRT, RA, RB } },
4055
4056 { "srw",     XRC(31,536,0), X_MASK,     PPCCOM,         { RA, RS, RB } },
4057 { "sr",      XRC(31,536,0), X_MASK,     PWRCOM,         { RA, RS, RB } },
4058 { "srw.",    XRC(31,536,1), X_MASK,     PPCCOM,         { RA, RS, RB } },
4059 { "sr.",     XRC(31,536,1), X_MASK,     PWRCOM,         { RA, RS, RB } },
4060
4061 { "rrib",    XRC(31,537,0), X_MASK,     M601,           { RA, RS, RB } },
4062 { "rrib.",   XRC(31,537,1), X_MASK,     M601,           { RA, RS, RB } },
4063
4064 { "srd",     XRC(31,539,0), X_MASK,     PPC64,          { RA, RS, RB } },
4065 { "srd.",    XRC(31,539,1), X_MASK,     PPC64,          { RA, RS, RB } },
4066
4067 { "maskir",  XRC(31,541,0), X_MASK,     M601,           { RA, RS, RB } },
4068 { "maskir.", XRC(31,541,1), X_MASK,     M601,           { RA, RS, RB } },
4069
4070 { "lwbrxe",  X(31,542), X_MASK,         BOOKE64,        { RT, RA, RB } },
4071
4072 { "lfsxe",   X(31,543), X_MASK,         BOOKE64,        { FRT, RA, RB } },
4073
4074 { "bbelr",   X(31,550), X_MASK,         PPCBRLK,        { 0 }},
4075 { "tlbsync", X(31,566), 0xffffffff,     PPC,            { 0 } },
4076
4077 { "lfsux",   X(31,567), X_MASK,         COM,            { FRT, RAS, RB } },
4078
4079 { "lfsuxe",  X(31,575), X_MASK,         BOOKE64,        { FRT, RAS, RB } },
4080
4081 { "mfsr",    X(31,595), XRB_MASK|(1<<20), COM32,        { RT, SR } },
4082
4083 { "lswi",    X(31,597), X_MASK,         PPCCOM,         { RT, RA, NB } },
4084 { "lsi",     X(31,597), X_MASK,         PWRCOM,         { RT, RA, NB } },
4085
4086 { "lwsync",  XSYNC(31,598,1), 0xffffffff, PPCONLY,      { 0 } },
4087 { "ptesync", XSYNC(31,598,2), 0xffffffff, PPC64,        { 0 } },
4088 { "sync",    X(31,598), XSYNC_MASK,     PPCCOM,         { LS } },
4089 { "dcs",     X(31,598), 0xffffffff,     PWRCOM,         { 0 } },
4090 { "msync",   X(31,598), 0xf80007fe,     BOOKE,          { 0 } },
4091
4092 { "lfdx",    X(31,599), X_MASK,         COM,            { FRT, RA, RB } },
4093
4094 { "lfdxe",   X(31,607), X_MASK,         BOOKE64,        { FRT, RA, RB } },
4095
4096 { "mfsri",   X(31,627), X_MASK,         PWRCOM,         { RT, RA, RB } },
4097
4098 { "dclst",   X(31,630), XRB_MASK,       PWRCOM,         { RS, RA } },
4099
4100 { "lfdux",   X(31,631), X_MASK,         COM,            { FRT, RAS, RB } },
4101
4102 { "lfduxe",  X(31,639), X_MASK,         BOOKE64,        { FRT, RAS, RB } },
4103
4104 { "mfsrin",  X(31,659), XRA_MASK,       PPC32,          { RT, RB } },
4105
4106 { "stswx",   X(31,661), X_MASK,         PPCCOM,         { RS, RA, RB } },
4107 { "stsx",    X(31,661), X_MASK,         PWRCOM,         { RS, RA, RB } },
4108
4109 { "stwbrx",  X(31,662), X_MASK,         PPCCOM,         { RS, RA, RB } },
4110 { "stbrx",   X(31,662), X_MASK,         PWRCOM,         { RS, RA, RB } },
4111
4112 { "stfsx",   X(31,663), X_MASK,         COM,            { FRS, RA, RB } },
4113
4114 { "srq",     XRC(31,664,0), X_MASK,     M601,           { RA, RS, RB } },
4115 { "srq.",    XRC(31,664,1), X_MASK,     M601,           { RA, RS, RB } },
4116
4117 { "sre",     XRC(31,665,0), X_MASK,     M601,           { RA, RS, RB } },
4118 { "sre.",    XRC(31,665,1), X_MASK,     M601,           { RA, RS, RB } },
4119
4120 { "stwbrxe", X(31,670), X_MASK,         BOOKE64,        { RS, RA, RB } },
4121
4122 { "stfsxe",  X(31,671), X_MASK,         BOOKE64,        { FRS, RA, RB } },
4123
4124 { "stfsux",  X(31,695), X_MASK,         COM,            { FRS, RAS, RB } },
4125
4126 { "sriq",    XRC(31,696,0), X_MASK,     M601,           { RA, RS, SH } },
4127 { "sriq.",   XRC(31,696,1), X_MASK,     M601,           { RA, RS, SH } },
4128
4129 { "stfsuxe", X(31,703), X_MASK,         BOOKE64,        { FRS, RAS, RB } },
4130
4131 { "stswi",   X(31,725), X_MASK,         PPCCOM,         { RS, RA, NB } },
4132 { "stsi",    X(31,725), X_MASK,         PWRCOM,         { RS, RA, NB } },
4133
4134 { "stfdx",   X(31,727), X_MASK,         COM,            { FRS, RA, RB } },
4135
4136 { "srlq",    XRC(31,728,0), X_MASK,     M601,           { RA, RS, RB } },
4137 { "srlq.",   XRC(31,728,1), X_MASK,     M601,           { RA, RS, RB } },
4138
4139 { "sreq",    XRC(31,729,0), X_MASK,     M601,           { RA, RS, RB } },
4140 { "sreq.",   XRC(31,729,1), X_MASK,     M601,           { RA, RS, RB } },
4141
4142 { "stfdxe",  X(31,735), X_MASK,         BOOKE64,        { FRS, RA, RB } },
4143
4144 { "dcba",    X(31,758), XRT_MASK,       PPC405,         { RA, RB } },
4145 { "dcba",    X(31,758), XRT_MASK,       BOOKE,          { RA, RB } },
4146
4147 { "stfdux",  X(31,759), X_MASK,         COM,            { FRS, RAS, RB } },
4148
4149 { "srliq",   XRC(31,760,0), X_MASK,     M601,           { RA, RS, SH } },
4150 { "srliq.",  XRC(31,760,1), X_MASK,     M601,           { RA, RS, SH } },
4151
4152 { "dcbae",   X(31,766), XRT_MASK,       BOOKE64,        { RA, RB } },
4153
4154 { "stfduxe", X(31,767), X_MASK,         BOOKE64,        { FRS, RAS, RB } },
4155
4156 { "tlbivax", X(31,786), XRT_MASK,       BOOKE,          { RA, RB } },
4157 { "tlbivaxe",X(31,787), XRT_MASK,       BOOKE,          { RA, RB } },
4158
4159 { "lhbrx",   X(31,790), X_MASK,         COM,            { RT, RA, RB } },
4160
4161 { "sraw",    XRC(31,792,0), X_MASK,     PPCCOM,         { RA, RS, RB } },
4162 { "sra",     XRC(31,792,0), X_MASK,     PWRCOM,         { RA, RS, RB } },
4163 { "sraw.",   XRC(31,792,1), X_MASK,     PPCCOM,         { RA, RS, RB } },
4164 { "sra.",    XRC(31,792,1), X_MASK,     PWRCOM,         { RA, RS, RB } },
4165
4166 { "srad",    XRC(31,794,0), X_MASK,     PPC64,          { RA, RS, RB } },
4167 { "srad.",   XRC(31,794,1), X_MASK,     PPC64,          { RA, RS, RB } },
4168
4169 { "lhbrxe",  X(31,798), X_MASK,         BOOKE64,        { RT, RA, RB } },
4170
4171 { "ldxe",    X(31,799), X_MASK,         BOOKE64,        { RT, RA, RB } },
4172 { "lduxe",   X(31,831), X_MASK,         BOOKE64,        { RT, RA, RB } },
4173
4174 { "rac",     X(31,818), X_MASK,         PWRCOM,         { RT, RA, RB } },
4175
4176 { "dss",     XDSS(31,822,0), XDSS_MASK, PPCVEC,         { STRM } },
4177 { "dssall",  XDSS(31,822,1), XDSS_MASK, PPCVEC,         { 0 } },
4178
4179 { "srawi",   XRC(31,824,0), X_MASK,     PPCCOM,         { RA, RS, SH } },
4180 { "srai",    XRC(31,824,0), X_MASK,     PWRCOM,         { RA, RS, SH } },
4181 { "srawi.",  XRC(31,824,1), X_MASK,     PPCCOM,         { RA, RS, SH } },
4182 { "srai.",   XRC(31,824,1), X_MASK,     PWRCOM,         { RA, RS, SH } },
4183
4184 { "slbmfev", X(31,851), XRA_MASK,       PPC64,          { RT, RB } },
4185
4186 { "eieio",   X(31,854), 0xffffffff,     PPC,            { 0 } },
4187 { "mbar",    X(31,854), 0xffffffff,     BOOKE,          { MO } },
4188
4189 { "tlbsx",   XRC(31,914,0), X_MASK,     PPC403,         { RT, RA, RB } },
4190 { "tlbsx.",  XRC(31,914,1), X_MASK,     PPC403,         { RT, RA, RB } },
4191
4192 { "tlbsx",   XRC(31,914,0), X_MASK,     BOOKE,          { RA, RB } },
4193 { "tlbsx.",  XRC(31,914,1), X_MASK,     BOOKE,          { RA, RB } },
4194 { "tlbsxe",  XRC(31,915,0), X_MASK,     BOOKE,          { RA, RB } },
4195 { "tlbsxe.", XRC(31,915,1), X_MASK,     BOOKE,          { RA, RB } },
4196
4197 { "slbmfee", X(31,915), XRA_MASK,       PPC64,          { RT, RB } },
4198
4199 { "sthbrx",  X(31,918), X_MASK,         COM,            { RS, RA, RB } },
4200
4201 { "sraq",    XRC(31,920,0), X_MASK,     M601,           { RA, RS, RB } },
4202 { "sraq.",   XRC(31,920,1), X_MASK,     M601,           { RA, RS, RB } },
4203
4204 { "srea",    XRC(31,921,0), X_MASK,     M601,           { RA, RS, RB } },
4205 { "srea.",   XRC(31,921,1), X_MASK,     M601,           { RA, RS, RB } },
4206
4207 { "extsh",   XRC(31,922,0), XRB_MASK,   PPCCOM,         { RA, RS } },
4208 { "exts",    XRC(31,922,0), XRB_MASK,   PWRCOM,         { RA, RS } },
4209 { "extsh.",  XRC(31,922,1), XRB_MASK,   PPCCOM,         { RA, RS } },
4210 { "exts.",   XRC(31,922,1), XRB_MASK,   PWRCOM,         { RA, RS } },
4211
4212 { "sthbrxe", X(31,926), X_MASK,         BOOKE64,        { RS, RA, RB } },
4213
4214 { "stdxe",   X(31,927), X_MASK,         BOOKE64,        { RS, RA, RB } },
4215
4216 { "tlbre",   X(31,946), X_MASK,         BOOKE,          { RT, RA, WS } },
4217
4218 { "tlbrehi", XTLB(31,946,0), XTLB_MASK, PPC403,         { RT, RA } },
4219 { "tlbrelo", XTLB(31,946,1), XTLB_MASK, PPC403,         { RT, RA } },
4220
4221 { "sraiq",   XRC(31,952,0), X_MASK,     M601,           { RA, RS, SH } },
4222 { "sraiq.",  XRC(31,952,1), X_MASK,     M601,           { RA, RS, SH } },
4223
4224 { "extsb",   XRC(31,954,0), XRB_MASK,   PPC,            { RA, RS} },
4225 { "extsb.",  XRC(31,954,1), XRB_MASK,   PPC,            { RA, RS} },
4226
4227 { "stduxe",  X(31,959), X_MASK,         BOOKE64,        { RS, RAS, RB } },
4228
4229 { "iccci",   X(31,966), XRT_MASK,       PPC403,         { RA, RB } },
4230
4231 { "tlbld",   X(31,978), XRTRA_MASK,     PPC,            { RB } },
4232
4233 { "tlbwehi", XTLB(31,978,0), XTLB_MASK, PPC403,         { RT, RA } },
4234 { "tlbwelo", XTLB(31,978,1), XTLB_MASK, PPC403,         { RT, RA } },
4235 { "tlbwe",   X(31,978), X_MASK,         PPC403,         { RS, RA, SH } },
4236
4237 { "tlbwe",   X(31,978), X_MASK,         BOOKE,          { RT, RA, WS } },
4238
4239 { "icbi",    X(31,982), XRT_MASK,       PPC,            { RA, RB } },
4240
4241 { "stfiwx",  X(31,983), X_MASK,         PPC,            { FRS, RA, RB } },
4242
4243 { "extsw",   XRC(31,986,0), XRB_MASK,   PPC,            { RA, RS } },
4244 { "extsw.",  XRC(31,986,1), XRB_MASK,   PPC,            { RA, RS } },
4245
4246 { "icread",  X(31,998), XRT_MASK,       PPC403,         { RA, RB } },
4247
4248 { "icbie",   X(31,990), XRT_MASK,       BOOKE64,        { RA, RB } },
4249 { "stfiwxe", X(31,991), X_MASK,         BOOKE64,        { FRS, RA, RB } },
4250
4251 { "tlbli",   X(31,1010), XRTRA_MASK,    PPC,            { RB } },
4252
4253 { "dcbz",    X(31,1014), XRT_MASK,      PPC,            { RA, RB } },
4254 { "dclz",    X(31,1014), XRT_MASK,      PPC,            { RA, RB } },
4255
4256 { "dcbze",   X(31,1022), XRT_MASK,      BOOKE64,        { RA, RB } },
4257
4258 { "lvebx",   X(31,   7), X_MASK,        PPCVEC,         { VD, RA, RB } },
4259 { "lvehx",   X(31,  39), X_MASK,        PPCVEC,         { VD, RA, RB } },
4260 { "lvewx",   X(31,  71), X_MASK,        PPCVEC,         { VD, RA, RB } },
4261 { "lvsl",    X(31,   6), X_MASK,        PPCVEC,         { VD, RA, RB } },
4262 { "lvsr",    X(31,  38), X_MASK,        PPCVEC,         { VD, RA, RB } },
4263 { "lvx",     X(31, 103), X_MASK,        PPCVEC,         { VD, RA, RB } },
4264 { "lvxl",    X(31, 359), X_MASK,        PPCVEC,         { VD, RA, RB } },
4265 { "stvebx",  X(31, 135), X_MASK,        PPCVEC,         { VS, RA, RB } },
4266 { "stvehx",  X(31, 167), X_MASK,        PPCVEC,         { VS, RA, RB } },
4267 { "stvewx",  X(31, 199), X_MASK,        PPCVEC,         { VS, RA, RB } },
4268 { "stvx",    X(31, 231), X_MASK,        PPCVEC,         { VS, RA, RB } },
4269 { "stvxl",   X(31, 487), X_MASK,        PPCVEC,         { VS, RA, RB } },
4270
4271 { "lwz",     OP(32),    OP_MASK,        PPCCOM,         { RT, D, RA } },
4272 { "l",       OP(32),    OP_MASK,        PWRCOM,         { RT, D, RA } },
4273
4274 { "lwzu",    OP(33),    OP_MASK,        PPCCOM,         { RT, D, RAL } },
4275 { "lu",      OP(33),    OP_MASK,        PWRCOM,         { RT, D, RA } },
4276
4277 { "lbz",     OP(34),    OP_MASK,        COM,            { RT, D, RA } },
4278
4279 { "lbzu",    OP(35),    OP_MASK,        COM,            { RT, D, RAL } },
4280
4281 { "stw",     OP(36),    OP_MASK,        PPCCOM,         { RS, D, RA } },
4282 { "st",      OP(36),    OP_MASK,        PWRCOM,         { RS, D, RA } },
4283
4284 { "stwu",    OP(37),    OP_MASK,        PPCCOM,         { RS, D, RAS } },
4285 { "stu",     OP(37),    OP_MASK,        PWRCOM,         { RS, D, RA } },
4286
4287 { "stb",     OP(38),    OP_MASK,        COM,            { RS, D, RA } },
4288
4289 { "stbu",    OP(39),    OP_MASK,        COM,            { RS, D, RAS } },
4290
4291 { "lhz",     OP(40),    OP_MASK,        COM,            { RT, D, RA } },
4292
4293 { "lhzu",    OP(41),    OP_MASK,        COM,            { RT, D, RAL } },
4294
4295 { "lha",     OP(42),    OP_MASK,        COM,            { RT, D, RA } },
4296
4297 { "lhau",    OP(43),    OP_MASK,        COM,            { RT, D, RAL } },
4298
4299 { "sth",     OP(44),    OP_MASK,        COM,            { RS, D, RA } },
4300
4301 { "sthu",    OP(45),    OP_MASK,        COM,            { RS, D, RAS } },
4302
4303 { "lmw",     OP(46),    OP_MASK,        PPCCOM,         { RT, D, RAM } },
4304 { "lm",      OP(46),    OP_MASK,        PWRCOM,         { RT, D, RA } },
4305
4306 { "stmw",    OP(47),    OP_MASK,        PPCCOM,         { RS, D, RA } },
4307 { "stm",     OP(47),    OP_MASK,        PWRCOM,         { RS, D, RA } },
4308
4309 { "lfs",     OP(48),    OP_MASK,        COM,            { FRT, D, RA } },
4310
4311 { "lfsu",    OP(49),    OP_MASK,        COM,            { FRT, D, RAS } },
4312
4313 { "lfd",     OP(50),    OP_MASK,        COM,            { FRT, D, RA } },
4314
4315 { "lfdu",    OP(51),    OP_MASK,        COM,            { FRT, D, RAS } },
4316
4317 { "stfs",    OP(52),    OP_MASK,        COM,            { FRS, D, RA } },
4318
4319 { "stfsu",   OP(53),    OP_MASK,        COM,            { FRS, D, RAS } },
4320
4321 { "stfd",    OP(54),    OP_MASK,        COM,            { FRS, D, RA } },
4322
4323 { "stfdu",   OP(55),    OP_MASK,        COM,            { FRS, D, RAS } },
4324
4325 { "lfq",     OP(56),    OP_MASK,        POWER2,         { FRT, D, RA } },
4326
4327 { "lfqu",    OP(57),    OP_MASK,        POWER2,         { FRT, D, RA } },
4328
4329 { "lbze",    DEO(58,0), DE_MASK,        BOOKE64,        { RT, DE, RA } },
4330 { "lbzue",   DEO(58,1), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4331 { "lhze",    DEO(58,2), DE_MASK,        BOOKE64,        { RT, DE, RA } },
4332 { "lhzue",   DEO(58,3), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4333 { "lhae",    DEO(58,4), DE_MASK,        BOOKE64,        { RT, DE, RA } },
4334 { "lhaue",   DEO(58,5), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4335 { "lwze",    DEO(58,6), DE_MASK,        BOOKE64,        { RT, DE, RA } },
4336 { "lwzue",   DEO(58,7), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4337 { "stbe",    DEO(58,8), DE_MASK,        BOOKE64,        { RS, DE, RA } },
4338 { "stbue",   DEO(58,9), DE_MASK,        BOOKE64,        { RS, DE, RAS } },
4339 { "sthe",    DEO(58,10), DE_MASK,       BOOKE64,        { RS, DE, RA } },
4340 { "sthue",   DEO(58,11), DE_MASK,       BOOKE64,        { RS, DE, RAS } },
4341 { "stwe",    DEO(58,14), DE_MASK,       BOOKE64,        { RS, DE, RA } },
4342 { "stwue",   DEO(58,15), DE_MASK,       BOOKE64,        { RS, DE, RAS } },
4343
4344 { "ld",      DSO(58,0), DS_MASK,        PPC64,          { RT, DS, RA } },
4345
4346 { "ldu",     DSO(58,1), DS_MASK,        PPC64,          { RT, DS, RAL } },
4347
4348 { "lwa",     DSO(58,2), DS_MASK,        PPC64,          { RT, DS, RA } },
4349
4350 { "fdivs",   A(59,18,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4351 { "fdivs.",  A(59,18,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4352
4353 { "fsubs",   A(59,20,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4354 { "fsubs.",  A(59,20,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4355
4356 { "fadds",   A(59,21,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4357 { "fadds.",  A(59,21,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4358
4359 { "fsqrts",  A(59,22,0), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4360 { "fsqrts.", A(59,22,1), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4361
4362 { "fres",    A(59,24,0), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4363 { "fres.",   A(59,24,1), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4364
4365 { "fmuls",   A(59,25,0), AFRB_MASK,     PPC,            { FRT, FRA, FRC } },
4366 { "fmuls.",  A(59,25,1), AFRB_MASK,     PPC,            { FRT, FRA, FRC } },
4367
4368 { "fmsubs",  A(59,28,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4369 { "fmsubs.", A(59,28,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4370
4371 { "fmadds",  A(59,29,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4372 { "fmadds.", A(59,29,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4373
4374 { "fnmsubs", A(59,30,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4375 { "fnmsubs.",A(59,30,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4376
4377 { "fnmadds", A(59,31,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4378 { "fnmadds.",A(59,31,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4379
4380 { "stfq",    OP(60),    OP_MASK,        POWER2,         { FRS, D, RA } },
4381
4382 { "stfqu",   OP(61),    OP_MASK,        POWER2,         { FRS, D, RA } },
4383
4384 { "lde",     DEO(62,0), DE_MASK,        BOOKE64,        { RT, DES, RA } },
4385 { "ldue",    DEO(62,1), DE_MASK,        BOOKE64,        { RT, DES, RA } },
4386 { "lfse",    DEO(62,4), DE_MASK,        BOOKE64,        { FRT, DES, RA } },
4387 { "lfsue",   DEO(62,5), DE_MASK,        BOOKE64,        { FRT, DES, RAS } },
4388 { "lfde",    DEO(62,6), DE_MASK,        BOOKE64,        { FRT, DES, RA } },
4389 { "lfdue",   DEO(62,7), DE_MASK,        BOOKE64,        { FRT, DES, RAS } },
4390 { "stde",    DEO(62,8), DE_MASK,        BOOKE64,        { RS, DES, RA } },
4391 { "stdue",   DEO(62,9), DE_MASK,        BOOKE64,        { RS, DES, RAS } },
4392 { "stfse",   DEO(62,12), DE_MASK,       BOOKE64,        { FRS, DES, RA } },
4393 { "stfsue",  DEO(62,13), DE_MASK,       BOOKE64,        { FRS, DES, RAS } },
4394 { "stfde",   DEO(62,14), DE_MASK,       BOOKE64,        { FRS, DES, RA } },
4395 { "stfdue",  DEO(62,15), DE_MASK,       BOOKE64,        { FRS, DES, RAS } },
4396
4397 { "std",     DSO(62,0), DS_MASK,        PPC64,          { RS, DS, RA } },
4398
4399 { "stdu",    DSO(62,1), DS_MASK,        PPC64,          { RS, DS, RAS } },
4400
4401 { "fcmpu",   X(63,0),   X_MASK|(3<<21), COM,            { BF, FRA, FRB } },
4402
4403 { "frsp",    XRC(63,12,0), XRA_MASK,    COM,            { FRT, FRB } },
4404 { "frsp.",   XRC(63,12,1), XRA_MASK,    COM,            { FRT, FRB } },
4405
4406 { "fctiw",   XRC(63,14,0), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4407 { "fcir",    XRC(63,14,0), XRA_MASK,    POWER2,         { FRT, FRB } },
4408 { "fctiw.",  XRC(63,14,1), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4409 { "fcir.",   XRC(63,14,1), XRA_MASK,    POWER2,         { FRT, FRB } },
4410
4411 { "fctiwz",  XRC(63,15,0), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4412 { "fcirz",   XRC(63,15,0), XRA_MASK,    POWER2,         { FRT, FRB } },
4413 { "fctiwz.", XRC(63,15,1), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4414 { "fcirz.",  XRC(63,15,1), XRA_MASK,    POWER2,         { FRT, FRB } },
4415
4416 { "fdiv",    A(63,18,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4417 { "fd",      A(63,18,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4418 { "fdiv.",   A(63,18,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4419 { "fd.",     A(63,18,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4420
4421 { "fsub",    A(63,20,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4422 { "fs",      A(63,20,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4423 { "fsub.",   A(63,20,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4424 { "fs.",     A(63,20,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4425
4426 { "fadd",    A(63,21,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4427 { "fa",      A(63,21,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4428 { "fadd.",   A(63,21,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4429 { "fa.",     A(63,21,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4430
4431 { "fsqrt",   A(63,22,0), AFRAFRC_MASK,  PPCPWR2,        { FRT, FRB } },
4432 { "fsqrt.",  A(63,22,1), AFRAFRC_MASK,  PPCPWR2,        { FRT, FRB } },
4433
4434 { "fsel",    A(63,23,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4435 { "fsel.",   A(63,23,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4436
4437 { "fmul",    A(63,25,0), AFRB_MASK,     PPCCOM,         { FRT, FRA, FRC } },
4438 { "fm",      A(63,25,0), AFRB_MASK,     PWRCOM,         { FRT, FRA, FRC } },
4439 { "fmul.",   A(63,25,1), AFRB_MASK,     PPCCOM,         { FRT, FRA, FRC } },
4440 { "fm.",     A(63,25,1), AFRB_MASK,     PWRCOM,         { FRT, FRA, FRC } },
4441
4442 { "frsqrte", A(63,26,0), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4443 { "frsqrte.",A(63,26,1), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4444
4445 { "fmsub",   A(63,28,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4446 { "fms",     A(63,28,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4447 { "fmsub.",  A(63,28,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4448 { "fms.",    A(63,28,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4449
4450 { "fmadd",   A(63,29,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4451 { "fma",     A(63,29,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4452 { "fmadd.",  A(63,29,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4453 { "fma.",    A(63,29,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4454
4455 { "fnmsub",  A(63,30,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4456 { "fnms",    A(63,30,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4457 { "fnmsub.", A(63,30,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4458 { "fnms.",   A(63,30,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4459
4460 { "fnmadd",  A(63,31,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4461 { "fnma",    A(63,31,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4462 { "fnmadd.", A(63,31,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4463 { "fnma.",   A(63,31,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4464
4465 { "fcmpo",   X(63,32),  X_MASK|(3<<21), COM,            { BF, FRA, FRB } },
4466
4467 { "mtfsb1",  XRC(63,38,0), XRARB_MASK,  COM,            { BT } },
4468 { "mtfsb1.", XRC(63,38,1), XRARB_MASK,  COM,            { BT } },
4469
4470 { "fneg",    XRC(63,40,0), XRA_MASK,    COM,            { FRT, FRB } },
4471 { "fneg.",   XRC(63,40,1), XRA_MASK,    COM,            { FRT, FRB } },
4472
4473 { "mcrfs",   X(63,64),  XRB_MASK|(3<<21)|(3<<16), COM,  { BF, BFA } },
4474
4475 { "mtfsb0",  XRC(63,70,0), XRARB_MASK,  COM,            { BT } },
4476 { "mtfsb0.", XRC(63,70,1), XRARB_MASK,  COM,            { BT } },
4477
4478 { "fmr",     XRC(63,72,0), XRA_MASK,    COM,            { FRT, FRB } },
4479 { "fmr.",    XRC(63,72,1), XRA_MASK,    COM,            { FRT, FRB } },
4480
4481 { "mtfsfi",  XRC(63,134,0), XRA_MASK|(3<<21)|(1<<11), COM, { BF, U } },
4482 { "mtfsfi.", XRC(63,134,1), XRA_MASK|(3<<21)|(1<<11), COM, { BF, U } },
4483
4484 { "fnabs",   XRC(63,136,0), XRA_MASK,   COM,            { FRT, FRB } },
4485 { "fnabs.",  XRC(63,136,1), XRA_MASK,   COM,            { FRT, FRB } },
4486
4487 { "fabs",    XRC(63,264,0), XRA_MASK,   COM,            { FRT, FRB } },
4488 { "fabs.",   XRC(63,264,1), XRA_MASK,   COM,            { FRT, FRB } },
4489
4490 { "mffs",    XRC(63,583,0), XRARB_MASK, COM,            { FRT } },
4491 { "mffs.",   XRC(63,583,1), XRARB_MASK, COM,            { FRT } },
4492
4493 { "mtfsf",   XFL(63,711,0), XFL_MASK,   COM,            { FLM, FRB } },
4494 { "mtfsf.",  XFL(63,711,1), XFL_MASK,   COM,            { FLM, FRB } },
4495
4496 { "fctid",   XRC(63,814,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4497 { "fctid.",  XRC(63,814,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4498
4499 { "fctidz",  XRC(63,815,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4500 { "fctidz.", XRC(63,815,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4501
4502 { "fcfid",   XRC(63,846,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4503 { "fcfid.",  XRC(63,846,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4504
4505 };
4506
4507 const int powerpc_num_opcodes =
4508   sizeof (powerpc_opcodes) / sizeof (powerpc_opcodes[0]);
4509 \f
4510 /* The macro table.  This is only used by the assembler.  */
4511
4512 /* The expressions of the form (-x ! 31) & (x | 31) have the value 0
4513    when x=0; 32-x when x is between 1 and 31; are negative if x is
4514    negative; and are 32 or more otherwise.  This is what you want
4515    when, for instance, you are emulating a right shift by a
4516    rotate-left-and-mask, because the underlying instructions support
4517    shifts of size 0 but not shifts of size 32.  By comparison, when
4518    extracting x bits from some word you want to use just 32-x, because
4519    the underlying instructions don't support extracting 0 bits but do
4520    support extracting the whole word (32 bits in this case).  */
4521
4522 const struct powerpc_macro powerpc_macros[] = {
4523 { "extldi",  4,   PPC64,        "rldicr %0,%1,%3,(%2)-1" },
4524 { "extldi.", 4,   PPC64,        "rldicr. %0,%1,%3,(%2)-1" },
4525 { "extrdi",  4,   PPC64,        "rldicl %0,%1,(%2)+(%3),64-(%2)" },
4526 { "extrdi.", 4,   PPC64,        "rldicl. %0,%1,(%2)+(%3),64-(%2)" },
4527 { "insrdi",  4,   PPC64,        "rldimi %0,%1,64-((%2)+(%3)),%3" },
4528 { "insrdi.", 4,   PPC64,        "rldimi. %0,%1,64-((%2)+(%3)),%3" },
4529 { "rotrdi",  3,   PPC64,        "rldicl %0,%1,(-(%2)!63)&((%2)|63),0" },
4530 { "rotrdi.", 3,   PPC64,        "rldicl. %0,%1,(-(%2)!63)&((%2)|63),0" },
4531 { "sldi",    3,   PPC64,        "rldicr %0,%1,%2,63-(%2)" },
4532 { "sldi.",   3,   PPC64,        "rldicr. %0,%1,%2,63-(%2)" },
4533 { "srdi",    3,   PPC64,        "rldicl %0,%1,(-(%2)!63)&((%2)|63),%2" },
4534 { "srdi.",   3,   PPC64,        "rldicl. %0,%1,(-(%2)!63)&((%2)|63),%2" },
4535 { "clrrdi",  3,   PPC64,        "rldicr %0,%1,0,63-(%2)" },
4536 { "clrrdi.", 3,   PPC64,        "rldicr. %0,%1,0,63-(%2)" },
4537 { "clrlsldi",4,   PPC64,        "rldic %0,%1,%3,(%2)-(%3)" },
4538 { "clrlsldi.",4,  PPC64,        "rldic. %0,%1,%3,(%2)-(%3)" },
4539
4540 { "extlwi",  4,   PPCCOM,       "rlwinm %0,%1,%3,0,(%2)-1" },
4541 { "extlwi.", 4,   PPCCOM,       "rlwinm. %0,%1,%3,0,(%2)-1" },
4542 { "extrwi",  4,   PPCCOM,       "rlwinm %0,%1,(%2)+(%3),32-(%2),31" },
4543 { "extrwi.", 4,   PPCCOM,       "rlwinm. %0,%1,(%2)+(%3),32-(%2),31" },
4544 { "inslwi",  4,   PPCCOM,       "rlwimi %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1" },
4545 { "inslwi.", 4,   PPCCOM,       "rlwimi. %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1"},
4546 { "insrwi",  4,   PPCCOM,       "rlwimi %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1" },
4547 { "insrwi.", 4,   PPCCOM,       "rlwimi. %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1"},
4548 { "rotrwi",  3,   PPCCOM,       "rlwinm %0,%1,(-(%2)!31)&((%2)|31),0,31" },
4549 { "rotrwi.", 3,   PPCCOM,       "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),0,31" },
4550 { "slwi",    3,   PPCCOM,       "rlwinm %0,%1,%2,0,31-(%2)" },
4551 { "sli",     3,   PWRCOM,       "rlinm %0,%1,%2,0,31-(%2)" },
4552 { "slwi.",   3,   PPCCOM,       "rlwinm. %0,%1,%2,0,31-(%2)" },
4553 { "sli.",    3,   PWRCOM,       "rlinm. %0,%1,%2,0,31-(%2)" },
4554 { "srwi",    3,   PPCCOM,       "rlwinm %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4555 { "sri",     3,   PWRCOM,       "rlinm %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4556 { "srwi.",   3,   PPCCOM,       "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4557 { "sri.",    3,   PWRCOM,       "rlinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4558 { "clrrwi",  3,   PPCCOM,       "rlwinm %0,%1,0,0,31-(%2)" },
4559 { "clrrwi.", 3,   PPCCOM,       "rlwinm. %0,%1,0,0,31-(%2)" },
4560 { "clrlslwi",4,   PPCCOM,       "rlwinm %0,%1,%3,(%2)-(%3),31-(%3)" },
4561 { "clrlslwi.",4,  PPCCOM,       "rlwinm. %0,%1,%3,(%2)-(%3),31-(%3)" },
4562
4563 { "mftbl",   1,   BOOKE,        "mfspr %0,tbl" },
4564 { "mftbu",   1,   BOOKE,        "mfspr %0,tbu" },
4565 { "mftb",    2,   BOOKE,        "mfspr %0,%1" },
4566 };
4567
4568 const int powerpc_num_macros =
4569   sizeof (powerpc_macros) / sizeof (powerpc_macros[0]);