static branch 1.0
[calu.git] / cpu / src / core_pkg.vhd
1 library IEEE;
2
3 use IEEE.std_logic_1164.all;
4 use IEEE.numeric_std.all;
5
6 use work.common_pkg.all;
7
8 package core_pkg is
9         
10         component fetch_stage is
11         generic (
12                         -- active reset value
13                         RESET_VALUE : std_logic;
14                         -- active logic value
15                         LOGIC_ACT : std_logic
16                         
17                         );
18         port(
19                 --System inputs
20                         clk : in std_logic;
21                         reset : in std_logic;
22                 
23                 --Data inputs
24                         jump_result : in instruction_addr_t;
25                         prediction_result : in instruction_addr_t;
26                         branch_prediction_bit : in std_logic;
27                         alu_jump_bit : in std_logic;
28
29                 --Data outputs
30                         instruction : out instruction_word_t;
31                         prog_cnt : out instruction_addr_t
32                 );
33         end component fetch_stage;
34
35
36
37         component decode_stage is
38         generic (
39                         -- active reset value
40                         RESET_VALUE : std_logic;
41                         -- active logic value
42                         LOGIC_ACT : std_logic
43                         
44                         );
45         port(
46                 --System inputs
47                         clk : in std_logic;
48                         reset : in std_logic;
49
50                 --Data inputs
51                         instruction : in instruction_word_t;
52                         prog_cnt : in instruction_addr_t;
53                         reg_w_addr : in std_logic_vector(REG_ADDR_WIDTH-1 downto 0);
54                         reg_wr_data : in gp_register_t;
55                         reg_we : in std_logic;
56                         nop : in std_logic;
57
58                 --Data outputs
59 --                      reg1_rd_data : out gp_register_t;
60 --                      reg2_rd_data : out gp_register_t;
61                         branch_prediction_res : out instruction_word_t;
62                         branch_prediction_bit : out std_logic;
63
64                         to_next_stage : out dec_op
65                 );
66         end component decode_stage;
67
68
69         component decoder is
70
71         port(
72                         instruction : in instruction_word_t;
73                         instr_spl : out instruction_rec
74                 
75                 );
76
77         end component decoder;
78
79         component execute_stage is
80         
81         generic (
82                         -- active reset value
83                         RESET_VALUE : std_logic
84                         -- active logic value
85                         --LOGIC_ACT : std_logic;
86                         
87                         );
88         port(
89                 --System inputs
90                         clk : in std_logic;
91                         reset : in std_logic;
92                         dec_instr : in dec_op;
93                         regfile_val : in gp_register_t;
94                         reg_we : in std_logic;
95                         reg_addr : in gp_addr_t;
96                 --System output
97                         result : out gp_register_t;--reg
98                         result_addr : out gp_addr_t;--reg
99                         addr : out word_t; --memaddr
100                         data : out gp_register_t; --mem data --ureg
101                         alu_jump : out std_logic;--reg
102                         brpr  : out std_logic;  --reg
103                         wr_en : out std_logic;--regop --reg
104                         dmem  : out std_logic;--memop
105                         dmem_write_en : out std_logic;
106                         hword  : out std_logic;
107                         byte_s : out std_logic
108                 );
109         end component execute_stage;
110
111
112
113         component writeback_stage is
114         generic (
115                         -- active reset value
116                         RESET_VALUE : std_logic;
117                         -- active logic value
118                         LOGIC_ACT : std_logic
119                         
120                         );
121         port(
122                 --System inputs
123                         clk : in std_logic;
124                         reset : in std_logic;
125
126                         result : in gp_register_t;      --reg  (alu result or jumpaddr)
127                         result_addr : in gp_addr_t;     --reg
128                         address : in word_t;            --ureg 
129                         ram_data : in word_t;           --ureg
130                         alu_jmp : in std_logic;         --reg
131                         br_pred : in std_logic;         --reg
132                         write_en : in std_logic;        --reg  (register file)
133                         dmem_en : in std_logic;         --ureg (jump addr in mem or in address)
134                         dmem_write_en : in std_logic;   --ureg
135                         hword : in std_logic;           --ureg
136                         byte_s : in std_logic;          --ureg  
137
138                         regfile_val : out gp_register_t;
139                         reg_we : out std_logic;
140                         reg_addr : out gp_addr_t;
141                         jump_addr : out instruction_addr_t;
142                         jump : out std_logic
143                 );
144         end component writeback_stage;
145
146
147
148 end package core_pkg;