--- /dev/null
+Fitter report for vga_pll
+Thu Oct 29 17:13:03 2009
+Quartus II Version 9.0 Build 132 02/25/2009 SJ Full Version
+
+
+---------------------
+; Table of Contents ;
+---------------------
+ 1. Legal Notice
+ 2. Fitter Summary
+ 3. Fitter Settings
+ 4. Parallel Compilation
+ 5. Pin-Out File
+ 6. Fitter Resource Usage Summary
+ 7. Input Pins
+ 8. Output Pins
+ 9. I/O Bank Usage
+ 10. All Package Pins
+ 11. PLL Summary
+ 12. PLL Usage
+ 13. Output Pin Default Load For Reported TCO
+ 14. Fitter Resource Utilization by Entity
+ 15. Delay Chain Summary
+ 16. Pad To Core Delay Chain Fanout
+ 17. Control Signals
+ 18. Global & Other Fast Signals
+ 19. Non-Global High Fan-Out Signals
+ 20. Interconnect Usage Summary
+ 21. LAB Logic Elements
+ 22. LAB-wide Signals
+ 23. LAB Signals Sourced
+ 24. LAB Signals Sourced Out
+ 25. LAB Distinct Inputs
+ 26. Fitter Device Options
+ 27. Estimated Delay Added for Hold Timing
+ 28. Fitter Messages
+ 29. Fitter Suppressed Messages
+
+
+
+----------------
+; Legal Notice ;
+----------------
+Copyright (C) 1991-2009 Altera Corporation
+Your use of Altera Corporation's design tools, logic functions
+and other software and tools, and its AMPP partner logic
+functions, and any output files from any of the foregoing
+(including device programming or simulation files), and any
+associated documentation or information are expressly subject
+to the terms and conditions of the Altera Program License
+Subscription Agreement, Altera MegaCore Function License
+Agreement, or other applicable license agreement, including,
+without limitation, that your use is for the sole purpose of
+programming logic devices manufactured by Altera and sold by
+Altera or its authorized distributors. Please refer to the
+applicable agreement for further details.
+
+
+
++---------------------------------------------------------------------+
+; Fitter Summary ;
++--------------------------+------------------------------------------+
+; Fitter Status ; Successful - Thu Oct 29 17:13:03 2009 ;
+; Quartus II Version ; 9.0 Build 132 02/25/2009 SJ Full Version ;
+; Revision Name ; vga_pll ;
+; Top-level Entity Name ; vga_pll ;
+; Family ; Stratix ;
+; Device ; EP1S25F672C6 ;
+; Timing Models ; Final ;
+; Total logic elements ; 141 / 25,660 ( < 1 % ) ;
+; Total pins ; 91 / 474 ( 19 % ) ;
+; Total virtual pins ; 0 ;
+; Total memory bits ; 0 / 1,944,576 ( 0 % ) ;
+; DSP block 9-bit elements ; 0 / 80 ( 0 % ) ;
+; Total PLLs ; 1 / 6 ( 17 % ) ;
+; Total DLLs ; 0 / 2 ( 0 % ) ;
++--------------------------+------------------------------------------+
+
+
++--------------------------------------------------------------------------------------------------------------------------------------+
+; Fitter Settings ;
++--------------------------------------------------------------------+--------------------------------+--------------------------------+
+; Option ; Setting ; Default Value ;
++--------------------------------------------------------------------+--------------------------------+--------------------------------+
+; Device ; EP1S25F672C6 ; ;
+; Fit Attempts to Skip ; 0 ; 0.0 ;
+; Use smart compilation ; Off ; Off ;
+; Use TimeQuest Timing Analyzer ; Off ; Off ;
+; Router Timing Optimization Level ; Normal ; Normal ;
+; Placement Effort Multiplier ; 1.0 ; 1.0 ;
+; Router Effort Multiplier ; 1.0 ; 1.0 ;
+; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
+; Optimize Multi-Corner Timing ; Off ; Off ;
+; Optimize Timing ; Normal compilation ; Normal compilation ;
+; Optimize Timing for ECOs ; Off ; Off ;
+; Regenerate full fit report during ECO compiles ; Off ; Off ;
+; Optimize IOC Register Placement for Timing ; On ; On ;
+; Limit to One Fitting Attempt ; Off ; Off ;
+; Final Placement Optimizations ; Automatically ; Automatically ;
+; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
+; Fitter Initial Placement Seed ; 1 ; 1 ;
+; Slow Slew Rate ; Off ; Off ;
+; PCI I/O ; Off ; Off ;
+; Weak Pull-Up Resistor ; Off ; Off ;
+; Enable Bus-Hold Circuitry ; Off ; Off ;
+; Auto Global Memory Control Signals ; Off ; Off ;
+; Auto Packed Registers ; Auto ; Auto ;
+; Auto Delay Chains ; On ; On ;
+; Auto Merge PLLs ; On ; On ;
+; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
+; Perform Register Duplication for Performance ; Off ; Off ;
+; Perform Register Retiming for Performance ; Off ; Off ;
+; Perform Asynchronous Signal Pipelining ; Off ; Off ;
+; Fitter Effort ; Auto Fit ; Auto Fit ;
+; Physical Synthesis Effort Level ; Normal ; Normal ;
+; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
+; Auto Register Duplication ; Auto ; Auto ;
+; Auto Global Clock ; On ; On ;
+; Auto Global Register Control Signals ; On ; On ;
+; Stop After Congestion Map Generation ; Off ; Off ;
+; Save Intermediate Fitting Results ; Off ; Off ;
+; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
++--------------------------------------------------------------------+--------------------------------+--------------------------------+
+
+
++------------------------------------------+
+; Parallel Compilation ;
++----------------------------+-------------+
+; Processors ; Number ;
++----------------------------+-------------+
+; Number detected on machine ; 2 ;
+; Maximum allowed ; 2 ;
+; ; ;
+; Average used ; 1.00 ;
+; Maximum used ; 2 ;
+; ; ;
+; Usage by Processor ; % Time Used ;
+; 1 processor ; 100.0% ;
+; 2 processors ; < 0.1% ;
++----------------------------+-------------+
+
+
++--------------+
+; Pin-Out File ;
++--------------+
+The pin-out file can be found in /homes/burban/didelu/dide_16/bsp3/Designflow/ppr/download/vga_pll.pin.
+
+
++--------------------------------------------------------------------------------------------------------+
+; Fitter Resource Usage Summary ;
++---------------------------------------------+----------------------------------------------------------+
+; Resource ; Usage ;
++---------------------------------------------+----------------------------------------------------------+
+; Total logic elements ; 141 / 25,660 ( < 1 % ) ;
+; -- Combinational with no register ; 79 ;
+; -- Register only ; 0 ;
+; -- Combinational with a register ; 62 ;
+; ; ;
+; Logic element usage by number of LUT inputs ; ;
+; -- 4 input functions ; 53 ;
+; -- 3 input functions ; 32 ;
+; -- 2 input functions ; 54 ;
+; -- 1 input functions ; 1 ;
+; -- 0 input functions ; 1 ;
+; ; ;
+; Logic elements by mode ; ;
+; -- normal mode ; 107 ;
+; -- arithmetic mode ; 34 ;
+; -- qfbk mode ; 3 ;
+; -- register cascade mode ; 0 ;
+; -- synchronous clear/load mode ; 49 ;
+; -- asynchronous clear/load mode ; 3 ;
+; ; ;
+; Total registers ; 62 / 28,424 ( < 1 % ) ;
+; Total LABs ; 18 / 2,566 ( < 1 % ) ;
+; Logic elements in carry chains ; 40 ;
+; User inserted logic elements ; 0 ;
+; Virtual pins ; 0 ;
+; I/O pins ; 91 / 474 ( 19 % ) ;
+; -- Clock pins ; 1 / 16 ( 6 % ) ;
+; Global signals ; 2 ;
+; M512s ; 0 / 224 ( 0 % ) ;
+; M4Ks ; 0 / 138 ( 0 % ) ;
+; M-RAMs ; 0 / 2 ( 0 % ) ;
+; Total memory bits ; 0 / 1,944,576 ( 0 % ) ;
+; Total RAM block bits ; 0 / 1,944,576 ( 0 % ) ;
+; DSP block 9-bit elements ; 0 / 80 ( 0 % ) ;
+; PLLs ; 1 / 6 ( 17 % ) ;
+; Global clocks ; 2 / 16 ( 13 % ) ;
+; Regional clocks ; 0 / 16 ( 0 % ) ;
+; Fast regional clocks ; 0 / 8 ( 0 % ) ;
+; SERDES transmitters ; 0 / 78 ( 0 % ) ;
+; SERDES receivers ; 0 / 78 ( 0 % ) ;
+; JTAGs ; 0 / 1 ( 0 % ) ;
+; CRC blocks ; 0 / 1 ( 0 % ) ;
+; Remote update blocks ; 0 / 1 ( 0 % ) ;
+; Average interconnect usage (total/H/V) ; 0% / 0% / 0% ;
+; Peak interconnect usage (total/H/V) ; 1% / 1% / 1% ;
+; Maximum fan-out node ; vpll:inst1|altpll:altpll_component|_clk0 ;
+; Maximum fan-out ; 63 ;
+; Highest non-global fan-out signal ; vga:inst|vga_driver:vga_driver_unit|un9_hsync_counterlt9 ;
+; Highest non-global fan-out ; 11 ;
+; Total fan-out ; 678 ;
+; Average fan-out ; 2.90 ;
++---------------------------------------------+----------------------------------------------------------+
+
+
++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Input Pins ;
++-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
++-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+; board_clk ; N3 ; 2 ; 0 ; 27 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
+; reset ; A5 ; 3 ; 7 ; 47 ; 0 ; 9 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
++-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+
+
++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Output Pins ;
++----------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
++----------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
+; b0_pin ; E24 ; 5 ; 79 ; 45 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; b1_pin ; T6 ; 1 ; 0 ; 16 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_b ; K20 ; 5 ; 79 ; 33 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[0] ; L23 ; 5 ; 79 ; 31 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[1] ; L22 ; 5 ; 79 ; 31 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[2] ; L21 ; 5 ; 79 ; 32 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[3] ; L20 ; 5 ; 79 ; 32 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[4] ; L6 ; 2 ; 0 ; 32 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[5] ; L4 ; 2 ; 0 ; 33 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[6] ; L2 ; 2 ; 0 ; 33 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[7] ; K23 ; 5 ; 79 ; 34 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[8] ; K19 ; 5 ; 79 ; 33 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_column_counter[9] ; K5 ; 2 ; 0 ; 34 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_g ; K24 ; 5 ; 79 ; 34 ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_h_enable ; J21 ; 5 ; 79 ; 37 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync ; L7 ; 2 ; 0 ; 32 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_counter[0] ; H4 ; 2 ; 0 ; 42 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_counter[1] ; AA17 ; 7 ; 56 ; 0 ; 4 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[2] ; G17 ; 4 ; 56 ; 47 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[3] ; AE16 ; 7 ; 56 ; 0 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[4] ; D17 ; 4 ; 56 ; 47 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[5] ; F25 ; 5 ; 79 ; 44 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[6] ; A17 ; 4 ; 56 ; 47 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_hsync_counter[7] ; G25 ; 5 ; 79 ; 43 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_counter[8] ; G22 ; 5 ; 79 ; 42 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_counter[9] ; G18 ; 4 ; 58 ; 47 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[0] ; Y5 ; 1 ; 0 ; 5 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[1] ; F19 ; 4 ; 62 ; 47 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[2] ; F17 ; 4 ; 56 ; 47 ; 5 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[3] ; Y2 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[4] ; F10 ; 3 ; 23 ; 47 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[5] ; F9 ; 3 ; 21 ; 47 ; 4 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_hsync_state[6] ; F6 ; 3 ; 9 ; 47 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[0] ; K6 ; 2 ; 0 ; 34 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[1] ; K4 ; 2 ; 0 ; 37 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[2] ; J22 ; 5 ; 79 ; 37 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[3] ; M9 ; 2 ; 0 ; 29 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[4] ; M8 ; 2 ; 0 ; 29 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[5] ; M6 ; 2 ; 0 ; 31 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[6] ; M5 ; 2 ; 0 ; 30 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[7] ; L24 ; 5 ; 79 ; 33 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_line_counter[8] ; L25 ; 5 ; 79 ; 33 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_r ; L3 ; 2 ; 0 ; 33 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_set_column_counter ; Y23 ; 6 ; 79 ; 5 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_set_hsync_counter ; F26 ; 5 ; 79 ; 44 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_set_line_counter ; F21 ; 4 ; 70 ; 47 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_set_vsync_counter ; F24 ; 5 ; 79 ; 44 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_state_clk ; K3 ; 2 ; 0 ; 37 ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_v_enable ; H18 ; 4 ; 56 ; 47 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync ; L5 ; 2 ; 0 ; 33 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_counter[0] ; G9 ; 3 ; 23 ; 47 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_counter[1] ; F14 ; 9 ; 37 ; 47 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[2] ; E12 ; 9 ; 37 ; 47 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[3] ; K7 ; 2 ; 0 ; 34 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[4] ; AB12 ; 11 ; 37 ; 0 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[5] ; AA14 ; 11 ; 37 ; 0 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[6] ; K21 ; 5 ; 79 ; 34 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 10 pF ;
+; d_vsync_counter[7] ; G6 ; 2 ; 0 ; 44 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_counter[8] ; G4 ; 2 ; 0 ; 43 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_counter[9] ; G2 ; 2 ; 0 ; 43 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[0] ; F5 ; 3 ; 9 ; 47 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[1] ; F4 ; 2 ; 0 ; 45 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[2] ; F3 ; 2 ; 0 ; 45 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[3] ; M19 ; 5 ; 79 ; 29 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[4] ; M18 ; 5 ; 79 ; 29 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[5] ; M7 ; 2 ; 0 ; 31 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; d_vsync_state[6] ; M4 ; 2 ; 0 ; 30 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; g0_pin ; E23 ; 5 ; 79 ; 45 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; g1_pin ; T5 ; 1 ; 0 ; 15 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; g2_pin ; T24 ; 6 ; 79 ; 15 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; hsync_pin ; F1 ; 2 ; 0 ; 44 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; r0_pin ; E22 ; 4 ; 76 ; 47 ; 5 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; r1_pin ; T4 ; 1 ; 0 ; 15 ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; r2_pin ; T7 ; 1 ; 0 ; 16 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[0] ; R8 ; 1 ; 0 ; 19 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[10] ; R4 ; 1 ; 0 ; 18 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[11] ; R6 ; 1 ; 0 ; 19 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[12] ; AA11 ; 8 ; 31 ; 0 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[13] ; T2 ; 1 ; 0 ; 17 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[1] ; R9 ; 1 ; 0 ; 19 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[2] ; R19 ; 6 ; 79 ; 16 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[3] ; R20 ; 6 ; 79 ; 19 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[4] ; R21 ; 6 ; 79 ; 19 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[5] ; R22 ; 6 ; 79 ; 18 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[6] ; R23 ; 6 ; 79 ; 18 ; 2 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[7] ; Y11 ; 8 ; 29 ; 0 ; 0 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[8] ; N7 ; 2 ; 0 ; 29 ; 3 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; seven_seg_pin[9] ; N8 ; 2 ; 0 ; 28 ; 1 ; no ; no ; no ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
+; vsync_pin ; F2 ; 2 ; 0 ; 44 ; 3 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ;
++----------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+
+
+
++------------------------------------------------------------+
+; I/O Bank Usage ;
++----------+------------------+---------------+--------------+
+; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
++----------+------------------+---------------+--------------+
+; 1 ; 11 / 61 ( 18 % ) ; 3.3V ; -- ;
+; 2 ; 28 / 59 ( 47 % ) ; 3.3V ; -- ;
+; 3 ; 6 / 54 ( 11 % ) ; 3.3V ; -- ;
+; 4 ; 10 / 56 ( 18 % ) ; 3.3V ; -- ;
+; 5 ; 22 / 59 ( 37 % ) ; 3.3V ; -- ;
+; 6 ; 7 / 61 ( 11 % ) ; 3.3V ; -- ;
+; 7 ; 2 / 57 ( 4 % ) ; 3.3V ; -- ;
+; 8 ; 2 / 54 ( 4 % ) ; 3.3V ; -- ;
+; 9 ; 2 / 6 ( 33 % ) ; 3.3V ; -- ;
+; 11 ; 2 / 6 ( 33 % ) ; 3.3V ; -- ;
++----------+------------------+---------------+--------------+
+
+
++----------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; All Package Pins ;
++----------+------------+----------+--------------------------+--------+--------------+---------+------------+-------------+-----------------+----------+--------------+
+; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; Termination ; User Assignment ; Bus Hold ; Weak Pull Up ;
++----------+------------+----------+--------------------------+--------+--------------+---------+------------+-------------+-----------------+----------+--------------+
+; A2 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; A3 ; 733 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A4 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; A5 ; 725 ; 3 ; reset ; input ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; A6 ; 717 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A7 ; 703 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A8 ; 702 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A9 ; 695 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A10 ; 684 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; A12 ; 656 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; A14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; A15 ; 640 ; 4 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; A16 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; A17 ; 602 ; 4 ; d_hsync_counter[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; A18 ; 589 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A19 ; 579 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A20 ; 571 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A21 ; 564 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A22 ; 554 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A23 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; A24 ; 552 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; A25 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AA1 ; 158 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA2 ; 157 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA3 ; 160 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA4 ; 159 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA5 ; 155 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA6 ; 154 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA7 ; 195 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA8 ; 214 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA9 ; 223 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA10 ; 227 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA11 ; 251 ; 8 ; seven_seg_pin[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; AA12 ; 269 ; 11 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA13 ; 273 ; 11 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA14 ; 271 ; 11 ; d_vsync_counter[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; AA15 ; 283 ; 7 ; ^nIO_PULLUP ; ; ; ; -- ; -- ; ; -- ; -- ;
+; AA16 ; 304 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA17 ; 316 ; 7 ; d_hsync_counter[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; AA18 ; 324 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA19 ; 334 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA20 ; 344 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA21 ; 350 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AA22 ; 386 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA23 ; 382 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA24 ; 381 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA25 ; 384 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AA26 ; 383 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB1 ; 162 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB2 ; 161 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB3 ; 164 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB4 ; 163 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB5 ; 181 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB6 ; 184 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB7 ; 191 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB8 ; 203 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB9 ; 217 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB10 ; 229 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB11 ; 231 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB12 ; 268 ; 11 ; d_vsync_counter[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; AB13 ; 272 ; 11 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB14 ; 270 ; 11 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB15 ; 292 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; AB16 ; 309 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB17 ; 322 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB18 ; 323 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; AB19 ; 336 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB20 ; 346 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB21 ; 351 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB22 ; 365 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AB23 ; 378 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB24 ; 377 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB25 ; 380 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AB26 ; 379 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AC2 ; 165 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC3 ; 168 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC4 ; 167 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC5 ; 171 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC6 ; 185 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC7 ; 186 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC8 ; 201 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC9 ; 215 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC10 ; 224 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC11 ; 239 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC12 ; 257 ; 8 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; AC13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AC14 ; ; ; GNDA_PLL6 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AC15 ; 293 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC16 ; 307 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC17 ; 328 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC18 ; 338 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC19 ; 339 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC20 ; 349 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC21 ; 355 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC22 ; 369 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC23 ; 368 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AC24 ; 374 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC25 ; 376 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AC26 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AD1 ; 166 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AD2 ; 172 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD3 ; 174 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD4 ; 178 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD5 ; 170 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD6 ; 188 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD7 ; 192 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD8 ; 204 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD9 ; 216 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD10 ; 220 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD11 ; 247 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD12 ; 256 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD13 ; ; ; VCCG_PLL6 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; AD14 ; ; ; VCCA_PLL6 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; AD15 ; 302 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD16 ; 310 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD17 ; 329 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD18 ; 335 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD19 ; 337 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD20 ; 353 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD21 ; 354 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; AD22 ; 370 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD23 ; 364 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD24 ; 367 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AD25 ; 373 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AD26 ; 375 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; AE1 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AE2 ; 173 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE3 ; 179 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE4 ; 176 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE5 ; 187 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; AE6 ; 194 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE7 ; 189 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE8 ; 206 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE9 ; 218 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; AE10 ; 222 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE11 ; 232 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE12 ; 259 ; 8 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; AE13 ; ; 11 ; VCC_PLL6_OUTA ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AE14 ; ; ; GNDG_PLL6 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AE15 ; 274 ; 7 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; AE16 ; 313 ; 7 ; d_hsync_counter[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; AE17 ; 319 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE18 ; 330 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE19 ; 340 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE20 ; 343 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE21 ; 352 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE22 ; 363 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE23 ; 366 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE24 ; 371 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE25 ; 358 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AE26 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AF2 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AF3 ; 183 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF4 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AF5 ; 190 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF6 ; 198 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF7 ; 197 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF8 ; 207 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF9 ; 219 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF10 ; 230 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AF12 ; 258 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AF14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; AF15 ; 276 ; 7 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; AF16 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AF17 ; 315 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF18 ; 327 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF19 ; 331 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF20 ; 342 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF21 ; 347 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF22 ; 360 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF23 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; AF24 ; 362 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; AF25 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; B1 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; B2 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; B3 ; 740 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B4 ; 736 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B5 ; 730 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B6 ; 716 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B7 ; 709 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B8 ; 704 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B9 ; 698 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B10 ; 694 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B11 ; 667 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B12 ; 655 ; 3 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; B13 ; ; ; GNDG_PLL5 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; B14 ; ; ; GNDA_PLL5 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; B15 ; 638 ; 4 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; B16 ; 610 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B17 ; 596 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B18 ; 582 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B19 ; 577 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B20 ; 567 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B21 ; 563 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B22 ; 551 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B23 ; 548 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B24 ; 543 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B25 ; 544 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; B26 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; C1 ; 0 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; C2 ; 738 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C3 ; 731 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C4 ; 742 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C5 ; 743 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C6 ; 729 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C7 ; 728 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C8 ; 710 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C9 ; 699 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C10 ; 692 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C11 ; 682 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C12 ; 658 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; C14 ; ; ; VCCG_PLL5 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; C15 ; 617 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C16 ; 605 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C17 ; 592 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C18 ; 581 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C19 ; 573 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C20 ; 559 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C21 ; 566 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C22 ; 556 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C23 ; 550 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C24 ; 547 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; C25 ; 539 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; C26 ; 541 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; D1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; D2 ; 1 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; D3 ; 744 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D4 ; 741 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D5 ; 735 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D6 ; 722 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D7 ; 727 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; D8 ; 712 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D9 ; 696 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; D10 ; 691 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D11 ; 683 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D12 ; 657 ; 3 ; GND+ ; ; ; ; Column I/O ; -- ; ; -- ; -- ;
+; D13 ; ; 9 ; VCC_PLL5_OUTA ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; D14 ; ; ; VCCA_PLL5 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; D15 ; 630 ; 4 ; #TRST ; input ; ; ; -- ; -- ; ; -- ; -- ;
+; D16 ; 604 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D17 ; 600 ; 4 ; d_hsync_counter[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; D18 ; 583 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D19 ; 575 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D20 ; 562 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D21 ; 561 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D22 ; 546 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D23 ; 545 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; D24 ; 538 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; D25 ; 540 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; D26 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; E1 ; 4 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; E2 ; 5 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; E3 ; 2 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; E4 ; 3 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; E5 ; 726 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E6 ; 723 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E7 ; 713 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E8 ; 706 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E9 ; 697 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E10 ; 685 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E11 ; 662 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E12 ; 646 ; 9 ; d_vsync_counter[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; E13 ; 642 ; 9 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E14 ; 644 ; 9 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E15 ; 629 ; 4 ; #TMS ; input ; ; ; -- ; -- ; ; -- ; -- ;
+; E16 ; 607 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E17 ; 597 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E18 ; 586 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E19 ; 578 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E20 ; 576 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E21 ; 569 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; E22 ; 549 ; 4 ; r0_pin ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; E23 ; 534 ; 5 ; g0_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; E24 ; 535 ; 5 ; b0_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; E25 ; 536 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; E26 ; 537 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; F1 ; 8 ; 2 ; hsync_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; F2 ; 9 ; 2 ; vsync_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; F3 ; 6 ; 2 ; d_vsync_state[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; F4 ; 7 ; 2 ; d_vsync_state[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; F5 ; 720 ; 3 ; d_vsync_state[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F6 ; 719 ; 3 ; d_hsync_state[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F7 ; 707 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; F8 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; F9 ; 690 ; 3 ; d_hsync_state[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F10 ; 687 ; 3 ; d_hsync_state[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F11 ; 659 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; F12 ; 645 ; 9 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; F13 ; 641 ; 9 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; F14 ; 643 ; 9 ; d_vsync_counter[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; F15 ; 632 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; F16 ; 612 ; 4 ; ~DATA0~ / RESERVED_INPUT ; input ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; F17 ; 599 ; 4 ; d_hsync_state[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F18 ; 591 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; F19 ; 590 ; 4 ; d_hsync_state[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F20 ; 584 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; F21 ; 572 ; 4 ; d_set_line_counter ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; F22 ; 560 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; F23 ; 530 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; F24 ; 531 ; 5 ; d_set_vsync_counter ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; F25 ; 532 ; 5 ; d_hsync_counter[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; N ; no ; Off ;
+; F26 ; 533 ; 5 ; d_set_hsync_counter ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G1 ; 12 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G2 ; 13 ; 2 ; d_vsync_counter[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G3 ; 14 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G4 ; 15 ; 2 ; d_vsync_counter[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G5 ; 10 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G6 ; 11 ; 2 ; d_vsync_counter[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G7 ; 700 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; G8 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; G9 ; 688 ; 3 ; d_vsync_counter[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; G10 ; 686 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; G11 ; 670 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; G12 ; 653 ; 3 ; ^DCLK ; ; ; ; -- ; -- ; ; -- ; -- ;
+; G13 ; ; ; TEMPDIODEn ; ; ; ; -- ; -- ; ; -- ; -- ;
+; G14 ; 636 ; 4 ; #TDO ; output ; ; ; -- ; -- ; ; -- ; -- ;
+; G15 ; 631 ; 4 ; #TCK ; input ; ; ; -- ; -- ; ; -- ; -- ;
+; G16 ; 622 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; G17 ; 601 ; 4 ; d_hsync_counter[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; N ; no ; Off ;
+; G18 ; 594 ; 4 ; d_hsync_counter[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; G19 ; 585 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; G20 ; 587 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; G21 ; 522 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G22 ; 523 ; 5 ; d_hsync_counter[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G23 ; 526 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G24 ; 527 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; G25 ; 528 ; 5 ; d_hsync_counter[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; G26 ; 529 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H1 ; 16 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H2 ; 17 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H3 ; 18 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H4 ; 19 ; 2 ; d_hsync_counter[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; H5 ; 24 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H6 ; 23 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H7 ; 28 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H8 ; 20 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; H9 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; H10 ; 675 ; 3 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; H11 ; 654 ; 3 ; ^CONF_DONE ; ; ; ; -- ; -- ; ; -- ; -- ;
+; H12 ; 652 ; 3 ; ^nCONFIG ; ; ; ; -- ; -- ; ; -- ; -- ;
+; H13 ; 651 ; 3 ; ^nSTATUS ; ; ; ; -- ; -- ; ; -- ; -- ;
+; H14 ; ; ; TEMPDIODEp ; ; ; ; -- ; -- ; ; -- ; -- ;
+; H15 ; 635 ; 4 ; #TDI ; input ; ; ; -- ; -- ; ; -- ; -- ;
+; H16 ; 621 ; 4 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; H17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; H18 ; 603 ; 4 ; d_v_enable ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; H19 ; 506 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H20 ; 505 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H21 ; 514 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H22 ; 513 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H23 ; 518 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H24 ; 517 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H25 ; 524 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; H26 ; 525 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J1 ; 34 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J2 ; 33 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J3 ; 30 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J4 ; 29 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J5 ; 36 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J6 ; 35 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J7 ; 27 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J8 ; 48 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J9 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; J10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; J11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; J12 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; J13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; J14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; J15 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; J16 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; J17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; J18 ; 521 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; J19 ; 494 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J20 ; 493 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J21 ; 504 ; 5 ; d_h_enable ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; J22 ; 503 ; 5 ; d_line_counter[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; J23 ; 512 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J24 ; 511 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J25 ; 508 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; J26 ; 507 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K1 ; 46 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K2 ; 45 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K3 ; 38 ; 2 ; d_state_clk ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K4 ; 37 ; 2 ; d_line_counter[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K5 ; 50 ; 2 ; d_column_counter[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K6 ; 49 ; 2 ; d_line_counter[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K7 ; 52 ; 2 ; d_vsync_counter[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; N ; no ; Off ;
+; K8 ; 51 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K9 ; 47 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; K11 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; K12 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; K13 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; K14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; K15 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; K16 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; K17 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; K18 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; K19 ; 486 ; 5 ; d_column_counter[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K20 ; 485 ; 5 ; d_b ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K21 ; 490 ; 5 ; d_vsync_counter[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; N ; no ; Off ;
+; K22 ; 489 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K23 ; 492 ; 5 ; d_column_counter[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K24 ; 491 ; 5 ; d_g ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; K25 ; 496 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; K26 ; 495 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; L1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; L2 ; 54 ; 2 ; d_column_counter[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L3 ; 53 ; 2 ; d_r ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L4 ; 56 ; 2 ; d_column_counter[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L5 ; 55 ; 2 ; d_vsync ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L6 ; 60 ; 2 ; d_column_counter[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L7 ; 59 ; 2 ; d_hsync ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L8 ; 61 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; L9 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; L10 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; L11 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; L12 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; L13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; L14 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; L15 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; L16 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; L17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; L18 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; L19 ; 480 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; L20 ; 482 ; 5 ; d_column_counter[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L21 ; 481 ; 5 ; d_column_counter[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L22 ; 478 ; 5 ; d_column_counter[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L23 ; 479 ; 5 ; d_column_counter[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L24 ; 488 ; 5 ; d_line_counter[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L25 ; 487 ; 5 ; d_line_counter[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; L26 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; M1 ; 81 ; 2 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; M2 ; ; ; VCCG_PLL1 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M3 ; ; ; VCCA_PLL1 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M4 ; 66 ; 2 ; d_vsync_state[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M5 ; 67 ; 2 ; d_line_counter[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M6 ; 62 ; 2 ; d_line_counter[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M7 ; 63 ; 2 ; d_vsync_state[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M8 ; 72 ; 2 ; d_line_counter[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M9 ; 73 ; 2 ; d_line_counter[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; M11 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M12 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; M13 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; M15 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M16 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; M17 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; M18 ; 468 ; 5 ; d_vsync_state[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M19 ; 469 ; 5 ; d_vsync_state[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; M20 ; 470 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; M21 ; 471 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; M22 ; 474 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; M23 ; 475 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; M24 ; 462 ; 5 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; M25 ; 463 ; 5 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; M26 ; 460 ; 5 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; N1 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N2 ; 78 ; 2 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; N3 ; 79 ; 2 ; board_clk ; input ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; N4 ; ; ; GNDG_PLL1 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N5 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N6 ; 70 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; N7 ; 71 ; 2 ; seven_seg_pin[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; N8 ; 77 ; 2 ; seven_seg_pin[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; N9 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N10 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N11 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N12 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N14 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N15 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N16 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N18 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N19 ; 453 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; N20 ; 464 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; N21 ; 465 ; 5 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; N22 ; ; ; GNDG_PLL4 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N23 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; N24 ; ; ; VCCG_PLL4 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N25 ; ; ; VCCA_PLL4 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; N26 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P1 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P2 ; ; ; GNDG_PLL2 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P3 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P4 ; ; ; VCCG_PLL2 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P5 ; ; ; VCCA_PLL2 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P6 ; 88 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P7 ; 89 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P8 ; 76 ; 2 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P9 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P11 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P12 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P13 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P15 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P16 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P17 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P18 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; P19 ; 452 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P20 ; 448 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P21 ; 449 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; P22 ; ; ; VCCA_PLL3 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P23 ; ; ; VCCG_PLL3 ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; P24 ; 457 ; 6 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; P25 ; 458 ; 6 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; P26 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R1 ; 82 ; 1 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; R2 ; 83 ; 1 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; R3 ; 84 ; 1 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; R4 ; 94 ; 1 ; seven_seg_pin[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R5 ; 95 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; R6 ; 90 ; 1 ; seven_seg_pin[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R7 ; 91 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; R8 ; 92 ; 1 ; seven_seg_pin[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R9 ; 93 ; 1 ; seven_seg_pin[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R10 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; R11 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R12 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; R13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R14 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; R15 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R16 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; R17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R18 ; 443 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; R19 ; 436 ; 6 ; seven_seg_pin[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R20 ; 450 ; 6 ; seven_seg_pin[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R21 ; 451 ; 6 ; seven_seg_pin[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R22 ; 446 ; 6 ; seven_seg_pin[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R23 ; 447 ; 6 ; seven_seg_pin[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; R24 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R25 ; ; ; GNDG_PLL3 ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; R26 ; 459 ; 6 ; GND+ ; ; ; ; Row I/O ; -- ; ; -- ; -- ;
+; T1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; T2 ; 100 ; 1 ; seven_seg_pin[13] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T3 ; 99 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T4 ; 108 ; 1 ; r1_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T5 ; 107 ; 1 ; g1_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T6 ; 106 ; 1 ; b1_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T7 ; 105 ; 1 ; r2_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T8 ; 98 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; T9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; T10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; T11 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; T12 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; T13 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; T14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; T15 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; T16 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; T17 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; T18 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; T19 ; 435 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T20 ; 432 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T21 ; 431 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T22 ; 442 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T23 ; 441 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T24 ; 434 ; 6 ; g2_pin ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; T25 ; 433 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; T26 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; U1 ; 112 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U2 ; 111 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U3 ; 116 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U4 ; 115 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U5 ; 110 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U6 ; 109 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U7 ; 114 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U8 ; 113 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U9 ; 117 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U10 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; U11 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; U12 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; U13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; U14 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; U15 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; U16 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; -- ; ; -- ; -- ;
+; U17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; U18 ; 428 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U19 ; 427 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U20 ; 424 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U21 ; 430 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U22 ; 429 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U23 ; 418 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U24 ; 417 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U25 ; 426 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; U26 ; 425 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V1 ; 132 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V2 ; 133 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V3 ; 136 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V4 ; 137 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V5 ; 124 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V6 ; 123 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V7 ; 127 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; V8 ; 118 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V9 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V10 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; V12 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; V13 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V14 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V15 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; V16 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; -- ; ; -- ; -- ;
+; V17 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V18 ; ; ; GND ; gnd ; ; ; -- ; -- ; ; -- ; -- ;
+; V19 ; 423 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V20 ; 414 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; V21 ; 406 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V22 ; 407 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V23 ; 404 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V24 ; 405 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V25 ; 408 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; V26 ; 409 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W1 ; 140 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W2 ; 141 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W3 ; 148 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W4 ; 149 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W5 ; 134 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W6 ; 135 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W7 ; 138 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W8 ; 139 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W9 ; 212 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; W10 ; 228 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; W11 ; 255 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; W12 ; 260 ; 8 ; PLL_ENA ; ; ; ; -- ; -- ; ; -- ; -- ;
+; W13 ; 263 ; 8 ; ^MSEL2 ; ; ; ; -- ; -- ; ; -- ; -- ;
+; W14 ; 279 ; 7 ; ^nCEO ; ; ; ; -- ; -- ; ; -- ; -- ;
+; W15 ; 282 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; W16 ; 285 ; 7 ; ^PORSEL ; ; ; ; -- ; -- ; ; -- ; -- ;
+; W17 ; 311 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; W18 ; 321 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; W19 ; 402 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W20 ; 403 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W21 ; 394 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W22 ; 395 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W23 ; 392 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W24 ; 393 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W25 ; 400 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; W26 ; 401 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y1 ; 153 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y2 ; 152 ; 1 ; d_hsync_state[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; Y3 ; 146 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y4 ; 147 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y5 ; 151 ; 1 ; d_hsync_state[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; Y6 ; 150 ; 1 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y7 ; 156 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; Y8 ; 210 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y9 ; 209 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y10 ; 226 ; 8 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y11 ; 244 ; 8 ; seven_seg_pin[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Off ; Y ; no ; Off ;
+; Y12 ; 261 ; 8 ; ^MSEL0 ; ; ; ; -- ; -- ; ; -- ; -- ;
+; Y13 ; 262 ; 8 ; ^MSEL1 ; ; ; ; -- ; -- ; ; -- ; -- ;
+; Y14 ; 278 ; 7 ; ^nCE ; ; ; ; -- ; -- ; ; -- ; -- ;
+; Y15 ; 284 ; 7 ; ^VCCSEL ; ; ; ; -- ; -- ; ; -- ; -- ;
+; Y16 ; 297 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y17 ; 314 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y18 ; 317 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y19 ; 325 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y20 ; 333 ; 7 ; GND* ; ; ; ; Column I/O ; -- ; ; no ; Off ;
+; Y21 ; 385 ; ; GND ; gnd ; ; ; -- ; -- ; ; no ; Off ;
+; Y22 ; 387 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y23 ; 391 ; 6 ; d_set_column_counter ; output ; 3.3-V LVTTL ; ; Row I/O ; Off ; Y ; no ; Off ;
+; Y24 ; 390 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y25 ; 389 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
+; Y26 ; 388 ; 6 ; GND* ; ; ; ; Row I/O ; -- ; ; no ; Off ;
++----------+------------+----------+--------------------------+--------+--------------+---------+------------+-------------+-----------------+----------+--------------+
+Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+
+
++------------------------------------------------------------------------+
+; PLL Summary ;
++-------------------------------+----------------------------------------+
+; Name ; vpll:inst1|altpll:altpll_component|pll ;
++-------------------------------+----------------------------------------+
+; SDC pin name ; inst1|altpll_component|pll ;
+; PLL type ; Fast ;
+; Scan chain ; None ;
+; PLL mode ; Normal ;
+; Feedback source ; -- ;
+; Compensate clock ; clock0 ;
+; Compensated input/output pins ; -- ;
+; Switchover on loss of clock ; -- ;
+; Switchover counter ; -- ;
+; Primary clock ; -- ;
+; Input frequency 0 ; 33.33 MHz ;
+; Input frequency 1 ; -- ;
+; Nominal PFD frequency ; 16.7 MHz ;
+; Nominal VCO frequency ; 516.5 MHz ;
+; Freq min lock ; 20.0 MHz ;
+; Freq max lock ; 64.52 MHz ;
+; Clock Offset ; -707 ps ;
+; M VCO Tap ; 3 ;
+; M Initial ; 1 ;
+; M value ; 31 ;
+; N value ; 2 ;
+; M counter delay ; -- ;
+; N counter delay ; -- ;
+; M2 value ; -- ;
+; N2 value ; -- ;
+; SS counter ; -- ;
+; Downspread ; -- ;
+; Spread frequency ; -- ;
+; Charge pump current ; 20 uA ;
+; Loop filter resistance ; 1.021000 KOhm ;
+; Loop filter capacitance ; 10 pF ;
+; Freq zero ; 0.240 MHz ;
+; Bandwidth ; 200 KHz ;
+; Freq pole ; 15.844 MHz ;
+; enable0 counter ; -- ;
+; enable1 counter ; -- ;
+; Real time reconfigurable ; -- ;
+; Scan chain MIF file ; -- ;
+; Preserve PLL counter order ; Off ;
+; PLL location ; PLL_1 ;
+; Inclk0 signal ; board_clk ;
+; Inclk1 signal ; -- ;
+; Inclk0 signal type ; Dedicated Pin ;
+; Inclk1 signal type ; -- ;
++-------------------------------+----------------------------------------+
+
+
++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; PLL Usage ;
++------------------------------------------+--------------+------+-----+------------------+--------------+-------+------------+---------+---------------+---------------+------------+---------+---------+-----------------------------------+
+; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ; SDC Pin Name ;
++------------------------------------------+--------------+------+-----+------------------+--------------+-------+------------+---------+---------------+---------------+------------+---------+---------+-----------------------------------+
+; vpll:inst1|altpll:altpll_component|_clk0 ; clock0 ; 31 ; 38 ; 27.19 MHz ; -7 (-725 ps) ; 0 ps ; 50/50 ; G0 ; -- ; 19 ; 10/9 Odd ; 1 ; 0 ; inst1|altpll_component|pll|clk[0] ;
++------------------------------------------+--------------+------+-----+------------------+--------------+-------+------------+---------+---------------+---------------+------------+---------+---------+-----------------------------------+
+
+
++-------------------------------------------------------------------------------+
+; Output Pin Default Load For Reported TCO ;
++----------------------------------+-------+------------------------------------+
+; I/O Standard ; Load ; Termination Resistance ;
++----------------------------------+-------+------------------------------------+
+; 3.3-V LVTTL ; 10 pF ; Not Available ;
+; 3.3-V LVCMOS ; 10 pF ; Not Available ;
+; 2.5 V ; 10 pF ; Not Available ;
+; 1.8 V ; 10 pF ; Not Available ;
+; 1.5 V ; 10 pF ; Not Available ;
+; GTL ; 30 pF ; 25 Ohm (Parallel) ;
+; GTL+ ; 30 pF ; 25 Ohm (Parallel) ;
+; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
+; 3.3-V PCI-X ; 8 pF ; 25 Ohm (Parallel) ;
+; Compact PCI ; 10 pF ; 25 Ohm (Parallel) ;
+; AGP 1X ; 10 pF ; Not Available ;
+; AGP 2X ; 10 pF ; Not Available ;
+; CTT ; 30 pF ; 50 Ohm (Parallel) ;
+; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-18 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
+; SSTL-18 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
+; 1.5-V HSTL Class I ; 20 pF ; 50 Ohm (Parallel) ;
+; 1.5-V HSTL Class II ; 20 pF ; 25 Ohm (Parallel) ;
+; 1.8-V HSTL Class I ; 20 pF ; 50 Ohm (Parallel) ;
+; 1.8-V HSTL Class II ; 20 pF ; 25 Ohm (Parallel) ;
+; LVDS ; 4 pF ; 100 Ohm (Differential) ;
+; Differential LVPECL ; 4 pF ; 100 Ohm (Differential) ;
+; 3.3-V PCML ; 4 pF ; 50 Ohm (Parallel) ;
+; HyperTransport ; 4 pF ; 100 Ohm (Differential) ;
+; Differential 1.5-V HSTL Class I ; 20 pF ; (See 1.5-V HSTL Class I) ;
+; Differential 1.8-V HSTL Class I ; 20 pF ; (See 1.8-V HSTL Class I) ;
+; Differential 1.8-V HSTL Class II ; 20 pF ; (See 1.8-V HSTL Class II) ;
+; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
++----------------------------------+-------+------------------------------------+
+Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+
+
++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Fitter Resource Utilization by Entity ;
++--------------------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
+; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M512s ; M4Ks ; M-RAMs ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
++--------------------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
+; |vga_pll ; 141 (1) ; 62 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 91 ; 0 ; 79 (1) ; 0 (0) ; 62 (0) ; 40 (0) ; 3 (0) ; |vga_pll ; work ;
+; |vga:inst| ; 140 (2) ; 62 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 90 ; 0 ; 78 (0) ; 0 (0) ; 62 (2) ; 40 (0) ; 3 (0) ; |vga_pll|vga:inst ; work ;
+; |vga_control:vga_control_unit| ; 10 (10) ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 3 (3) ; 0 (0) ; 0 (0) ; |vga_pll|vga:inst|vga_control:vga_control_unit ; work ;
+; |vga_driver:vga_driver_unit| ; 128 (128) ; 57 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 71 (71) ; 0 (0) ; 57 (57) ; 40 (40) ; 3 (3) ; |vga_pll|vga:inst|vga_driver:vga_driver_unit ; work ;
+; |vpll:inst1| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |vga_pll|vpll:inst1 ; work ;
+; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |vga_pll|vpll:inst1|altpll:altpll_component ; work ;
++--------------------------------------+-------------+--------------+-------------+-------+------+--------+--------------+---------+-----------+-----------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------+--------------+
+Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+
+
++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Delay Chain Summary ;
++----------------------+----------+---------------+---------------+-----------------------+-------------------------+----------------------------------------+---------------------------------+--------------------------------+-----+------+----------------------------+
+; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; Core to Output Register ; Clock Enable to Output Enable Register ; Clock Enable to Output Register ; Clock Enable to Input Register ; TCO ; TCOE ; Falling Edge Output Enable ;
++----------------------+----------+---------------+---------------+-----------------------+-------------------------+----------------------------------------+---------------------------------+--------------------------------+-----+------+----------------------------+
+; board_clk ; Input ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
+; d_hsync ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_set_column_counter ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_set_line_counter ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_set_hsync_counter ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_set_vsync_counter ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_r ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_g ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_b ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_h_enable ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_v_enable ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_state_clk ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; r0_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; r1_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; r2_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; g0_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; g1_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; g2_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; b0_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; b1_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; hsync_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; vsync_pin ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[9] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[8] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[7] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_column_counter[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[9] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[8] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[7] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_counter[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_hsync_state[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[8] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[7] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_line_counter[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[9] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[8] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[7] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_counter[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; d_vsync_state[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[13] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[12] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[11] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[10] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[9] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[8] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[7] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[6] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[5] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[4] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[3] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[2] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[1] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; seven_seg_pin[0] ; Output ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; OFF ; OFF ;
+; reset ; Input ; ON ; ON ; -- ; -- ; -- ; -- ; -- ; -- ; -- ; -- ;
++----------------------+----------+---------------+---------------+-----------------------+-------------------------+----------------------------------------+---------------------------------+--------------------------------+-----+------+----------------------------+
+
+
++--------------------------------------------------------------------------------------------------------------+
+; Pad To Core Delay Chain Fanout ;
++--------------------------------------------------------------------------------+-------------------+---------+
+; Source Pin / Fanout ; Pad To Core Index ; Setting ;
++--------------------------------------------------------------------------------+-------------------+---------+
+; board_clk ; ; ;
+; vga:inst|reset_pin_in ; ; ;
+; - vga:inst|vga_driver:vga_driver_unit|vsync_state_6_ ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|h_sync_Z ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|v_sync_Z ; 0 ; ON ;
+; - vga:inst|dly_counter_0_ ; 0 ; ON ;
+; - vga:inst|dly_counter_1_ ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|column_counter_next_0_sqmuxa_1_1_cZ ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|hsync_counter_next_1_sqmuxa_cZ ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|line_counter_next_0_sqmuxa_1_1_cZ ; 0 ; ON ;
+; - vga:inst|vga_driver:vga_driver_unit|vsync_counter_next_1_sqmuxa_cZ ; 0 ; ON ;
++--------------------------------------------------------------------------------+-------------------+---------+
+
+
++-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
+; Control Signals ;
++----------------------------------------------------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
+; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
++----------------------------------------------------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
+; board_clk ; PIN_N3 ; 1 ; Clock ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|G_16_i ; LC_X35_Y34_N4 ; 10 ; Sync. clear ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|G_2_i ; LC_X55_Y44_N5 ; 10 ; Sync. clear ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_next_0_sqmuxa_1_1 ; LC_X36_Y33_N8 ; 10 ; Sync. clear ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|h_enable_sig_1_0_0_0_g0_i_o4 ; LC_X34_Y34_N6 ; 1 ; Clock enable ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_state_3_0_0_0__g0_0 ; LC_X56_Y44_N7 ; 6 ; Clock enable ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|line_counter_next_0_sqmuxa_1_1 ; LC_X36_Y33_N6 ; 9 ; Sync. clear ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|un6_dly_counter_0_x ; LC_X36_Y33_N7 ; 32 ; Async. clear, Sync. clear ; yes ; Global Clock ; GCLK12 ;
+; vga:inst|vga_driver:vga_driver_unit|un9_hsync_counterlt9 ; LC_X55_Y44_N4 ; 11 ; Sync. load ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|un9_vsync_counterlt9 ; LC_X35_Y34_N5 ; 11 ; Sync. load ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|v_enable_sig_1_0_0_0_g0_i_o4 ; LC_X56_Y45_N2 ; 1 ; Clock enable ; no ; -- ; -- ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_state_next_2_sqmuxa ; LC_X36_Y34_N2 ; 5 ; Clock enable ; no ; -- ; -- ;
+; vpll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 63 ; Clock ; yes ; Global Clock ; GCLK1 ;
++----------------------------------------------------------------------+---------------+---------+---------------------------+--------+----------------------+------------------+
+
+
++-----------------------------------------------------------------------------------------------------------------------------+
+; Global & Other Fast Signals ;
++---------------------------------------------------------+---------------+---------+----------------------+------------------+
+; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
++---------------------------------------------------------+---------------+---------+----------------------+------------------+
+; vga:inst|vga_driver:vga_driver_unit|un6_dly_counter_0_x ; LC_X36_Y33_N7 ; 32 ; Global Clock ; GCLK12 ;
+; vpll:inst1|altpll:altpll_component|_clk0 ; PLL_1 ; 63 ; Global Clock ; GCLK1 ;
++---------------------------------------------------------+---------------+---------+----------------------+------------------+
+
+
++--------------------------------------------------------------------------------+
+; Non-Global High Fan-Out Signals ;
++----------------------------------------------------------------------+---------+
+; Name ; Fan-Out ;
++----------------------------------------------------------------------+---------+
+; vga:inst|vga_driver:vga_driver_unit|un9_vsync_counterlt9 ; 11 ;
+; vga:inst|vga_driver:vga_driver_unit|un9_hsync_counterlt9 ; 11 ;
+; vga:inst|vga_driver:vga_driver_unit|G_16_i ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_next_1_sqmuxa ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|G_2_i ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_next_1_sqmuxa ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_next_0_sqmuxa_1_1 ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|un10_column_counter_siglto9 ; 10 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_8 ; 10 ;
+; reset ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|line_counter_next_0_sqmuxa_1_1 ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|un10_line_counter_siglto8 ; 9 ;
+; vga:inst|dly_counter[1] ; 9 ;
+; vga:inst|dly_counter[0] ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_0 ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_9 ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_7 ; 9 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_4 ; 7 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_6 ; 7 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_7 ; 7 ;
+; ~STRATIX_FITTER_CREATED_GND~I ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_state_3_0_0_0__g0_0 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_0 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_1 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_2 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_3 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_5 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_8 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_9 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_4 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_5 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_6 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_state_1 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_state_1 ; 6 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_state_next_2_sqmuxa ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_state_4 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_state_0 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_1 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_2 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_3 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_cout[4] ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_4 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_5 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_6 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_7 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|vsync_counter_8 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_state_4 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|hsync_counter_cout[4] ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_0 ; 5 ;
+; vga:inst|vga_driver:vga_driver_unit|column_counter_sig_2 ; 5 ;
++----------------------------------------------------------------------+---------+
+
+
++-------------------------------------------------------+
+; Interconnect Usage Summary ;
++-----------------------------+-------------------------+
+; Interconnect Resource Type ; Usage ;
++-----------------------------+-------------------------+
+; C16 interconnects ; 45 / 4,620 ( < 1 % ) ;
+; C4 interconnects ; 118 / 69,840 ( < 1 % ) ;
+; C8 interconnects ; 41 / 15,568 ( < 1 % ) ;
+; DIFFIOCLKs ; 0 / 16 ( 0 % ) ;
+; DQS bus muxes ; 0 / 102 ( 0 % ) ;
+; DQS-16 I/O buses ; 0 / 8 ( 0 % ) ;
+; DQS-32 I/O buses ; 0 / 4 ( 0 % ) ;
+; DQS-8 I/O buses ; 0 / 20 ( 0 % ) ;
+; Direct links ; 40 / 104,060 ( < 1 % ) ;
+; Fast regional clocks ; 0 / 8 ( 0 % ) ;
+; Global clocks ; 2 / 16 ( 13 % ) ;
+; I/O buses ; 21 / 320 ( 7 % ) ;
+; LUT chains ; 2 / 23,094 ( < 1 % ) ;
+; Local routing interconnects ; 102 / 25,660 ( < 1 % ) ;
+; R24 interconnects ; 86 / 4,692 ( 2 % ) ;
+; R4 interconnects ; 137 / 141,520 ( < 1 % ) ;
+; R8 interconnects ; 27 / 22,956 ( < 1 % ) ;
+; Regional clocks ; 0 / 16 ( 0 % ) ;
++-----------------------------+-------------------------+
+
+
++---------------------------------------------------------------------------+
+; LAB Logic Elements ;
++--------------------------------------------+------------------------------+
+; Number of Logic Elements (Average = 7.83) ; Number of LABs (Total = 18) ;
++--------------------------------------------+------------------------------+
+; 1 ; 2 ;
+; 2 ; 1 ;
+; 3 ; 1 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 1 ;
+; 7 ; 0 ;
+; 8 ; 1 ;
+; 9 ; 0 ;
+; 10 ; 12 ;
++--------------------------------------------+------------------------------+
+
+
++-------------------------------------------------------------------+
+; LAB-wide Signals ;
++------------------------------------+------------------------------+
+; LAB-wide Signals (Average = 2.00) ; Number of LABs (Total = 18) ;
++------------------------------------+------------------------------+
+; 1 Async. clear ; 2 ;
+; 1 Clock ; 17 ;
+; 1 Clock enable ; 4 ;
+; 1 Sync. clear ; 11 ;
+; 1 Sync. load ; 2 ;
++------------------------------------+------------------------------+
+
+
++----------------------------------------------------------------------------+
+; LAB Signals Sourced ;
++---------------------------------------------+------------------------------+
+; Number of Signals Sourced (Average = 7.94) ; Number of LABs (Total = 18) ;
++---------------------------------------------+------------------------------+
+; 0 ; 0 ;
+; 1 ; 2 ;
+; 2 ; 1 ;
+; 3 ; 1 ;
+; 4 ; 0 ;
+; 5 ; 0 ;
+; 6 ; 1 ;
+; 7 ; 0 ;
+; 8 ; 1 ;
+; 9 ; 2 ;
+; 10 ; 7 ;
+; 11 ; 2 ;
+; 12 ; 1 ;
++---------------------------------------------+------------------------------+
+
+
++--------------------------------------------------------------------------------+
+; LAB Signals Sourced Out ;
++-------------------------------------------------+------------------------------+
+; Number of Signals Sourced Out (Average = 5.94) ; Number of LABs (Total = 18) ;
++-------------------------------------------------+------------------------------+
+; 0 ; 0 ;
+; 1 ; 2 ;
+; 2 ; 2 ;
+; 3 ; 0 ;
+; 4 ; 1 ;
+; 5 ; 3 ;
+; 6 ; 2 ;
+; 7 ; 3 ;
+; 8 ; 0 ;
+; 9 ; 2 ;
+; 10 ; 2 ;
+; 11 ; 1 ;
++-------------------------------------------------+------------------------------+
+
+
++-----------------------------------------------------------------------------+
+; LAB Distinct Inputs ;
++----------------------------------------------+------------------------------+
+; Number of Distinct Inputs (Average = 11.22) ; Number of LABs (Total = 18) ;
++----------------------------------------------+------------------------------+
+; 0 ; 0 ;
+; 1 ; 0 ;
+; 2 ; 0 ;
+; 3 ; 0 ;
+; 4 ; 1 ;
+; 5 ; 3 ;
+; 6 ; 0 ;
+; 7 ; 0 ;
+; 8 ; 1 ;
+; 9 ; 0 ;
+; 10 ; 3 ;
+; 11 ; 1 ;
+; 12 ; 1 ;
+; 13 ; 0 ;
+; 14 ; 1 ;
+; 15 ; 0 ;
+; 16 ; 1 ;
+; 17 ; 2 ;
+; 18 ; 1 ;
+; 19 ; 1 ;
+; 20 ; 0 ;
+; 21 ; 1 ;
++----------------------------------------------+------------------------------+
+
+
++-------------------------------------------------------------------------+
+; Fitter Device Options ;
++----------------------------------------------+--------------------------+
+; Option ; Setting ;
++----------------------------------------------+--------------------------+
+; Enable user-supplied start-up clock (CLKUSR) ; Off ;
+; Enable device-wide reset (DEV_CLRn) ; Off ;
+; Enable device-wide output enable (DEV_OE) ; Off ;
+; Enable INIT_DONE output ; Off ;
+; Configuration scheme ; Passive Serial ;
+; Error detection CRC ; Off ;
+; nWS, nRS, nCS, CS ; Unreserved ;
+; RDYnBUSY ; Unreserved ;
+; Data[7..1] ; Unreserved ;
+; Data[0] ; As input tri-stated ;
+; Reserve all unused pins ; As output driving ground ;
+; Base pin-out file on sameframe device ; Off ;
++----------------------------------------------+--------------------------+
+
+
++------------------------------------------------------------+
+; Estimated Delay Added for Hold Timing ;
++-----------------+----------------------+-------------------+
+; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
++-----------------+----------------------+-------------------+
+
+
++-----------------+
+; Fitter Messages ;
++-----------------+
+Info: *******************************************************************
+Info: Running Quartus II Fitter
+ Info: Version 9.0 Build 132 02/25/2009 SJ Full Version
+ Info: Processing started: Thu Oct 29 17:12:35 2009
+Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off vga_pll -c vga_pll
+Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
+Info: Selected device EP1S25F672C6 for design "vga_pll"
+Warning: Output port clk0 of PLL "vpll:inst1|altpll:altpll_component|pll" feeds an output pin via global clocks -- jitter performance depends on switching rate of other design elements. Use PLL dedicated clock outputs to ensure jitter performance
+Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
+Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
+ Info: Device EP1S10F672C6 is compatible
+ Info: Device EP1S20F672C6 is compatible
+ Info: Device EP1S25F672C6_HARDCOPY_FPGA_PROTOTYPE is compatible
+Info: Fitter converted 1 user pins into dedicated programming pins
+ Info: Pin ~DATA0~ is reserved at location F16
+Warning: No exact pin location assignment(s) for 12 pins of 91 total pins
+ Info: Pin d_hsync_counter[6] not assigned to an exact location on the device
+ Info: Pin d_hsync_counter[5] not assigned to an exact location on the device
+ Info: Pin d_hsync_counter[4] not assigned to an exact location on the device
+ Info: Pin d_hsync_counter[3] not assigned to an exact location on the device
+ Info: Pin d_hsync_counter[2] not assigned to an exact location on the device
+ Info: Pin d_hsync_counter[1] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[6] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[5] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[4] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[3] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[2] not assigned to an exact location on the device
+ Info: Pin d_vsync_counter[1] not assigned to an exact location on the device
+Info: Fitter is using the Classic Timing Analyzer
+Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
+Info: Completed User Assigned Global Signals Promotion Operation
+Info: Implementing parameter values for PLL "vpll:inst1|altpll:altpll_component|pll"
+ Info: Implementing clock multiplication of 31, clock division of 38, and phase shift of 0 degrees (-18 ps) for vpll:inst1|altpll:altpll_component|_clk0 port
+Info: Promoted PLL clock signals
+ Info: Promoted signal "vpll:inst1|altpll:altpll_component|_clk0" to use global clock
+Info: Completed PLL Placement Operation
+Info: Automatically promoted some destinations of signal "vga:inst|vga_driver:vga_driver_unit|un6_dly_counter_0_x" to use Global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|hsync_state_6_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_0_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_1_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|v_enable_sig_Z" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|h_enable_sig_Z" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_5_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_4_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_3_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|vsync_state_2_" may be non-global or may not use global clock
+ Info: Destination "vga:inst|vga_driver:vga_driver_unit|hsync_state_5_" may be non-global or may not use global clock
+ Info: Limited to 10 non-global destinations
+Info: Completed Auto Global Promotion Operation
+Info: Starting register packing
+Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
+Info: Finished register packing
+Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
+ Info: Number of I/O pins in group: 12 (unused VREF, 3.3V VCCIO, 0 input, 12 output, 0 bidirectional)
+ Info: I/O standards used: 3.3-V LVTTL.
+Info: I/O bank details before I/O pin placement
+ Info: Statistics of I/O banks
+ Info: I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 11 total pin(s) used -- 50 pins available
+ Info: I/O bank number 2 does not use VREF pins and has 3.3V VCCIO pins. 27 total pin(s) used -- 32 pins available
+ Info: I/O bank number 3 does not use VREF pins and has 3.3V VCCIO pins. 6 total pin(s) used -- 48 pins available
+ Info: I/O bank number 4 does not use VREF pins and has 3.3V VCCIO pins. 7 total pin(s) used -- 49 pins available
+ Info: I/O bank number 5 does not use VREF pins and has 3.3V VCCIO pins. 20 total pin(s) used -- 39 pins available
+ Info: I/O bank number 6 does not use VREF pins and has 3.3V VCCIO pins. 7 total pin(s) used -- 54 pins available
+ Info: I/O bank number 7 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 57 pins available
+ Info: I/O bank number 8 does not use VREF pins and has 3.3V VCCIO pins. 2 total pin(s) used -- 52 pins available
+ Info: I/O bank number 9 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 6 pins available
+ Info: I/O bank number 11 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 6 pins available
+Info: Fitter preparation operations ending: elapsed time is 00:00:03
+Info: Fitter placement preparation operations beginning
+Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
+Info: Fitter placement operations beginning
+Info: Fitter placement was successful
+Info: Fitter placement operations ending: elapsed time is 00:00:03
+Info: Slack time is 29.931 ns between source register "vga:inst|vga_driver:vga_driver_unit|column_counter_sig_9" and destination register "vga:inst|vga_control:vga_control_unit|b"
+ Info: + Largest register to register requirement is 36.591 ns
+ Info: Shortest clock path from clock "vpll:inst1|altpll:altpll_component|_clk0" to destination register is 2.138 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 63; CLK Node = 'vpll:inst1|altpll:altpll_component|_clk0'
+ Info: 2: + IC(1.578 ns) + CELL(0.560 ns) = 2.138 ns; Loc. = Unassigned; Fanout = 3; REG Node = 'vga:inst|vga_control:vga_control_unit|b'
+ Info: Total cell delay = 0.560 ns ( 26.19 % )
+ Info: Total interconnect delay = 1.578 ns ( 73.81 % )
+ Info: Longest clock path from clock "vpll:inst1|altpll:altpll_component|_clk0" to destination register is 2.138 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 63; CLK Node = 'vpll:inst1|altpll:altpll_component|_clk0'
+ Info: 2: + IC(1.578 ns) + CELL(0.560 ns) = 2.138 ns; Loc. = Unassigned; Fanout = 3; REG Node = 'vga:inst|vga_control:vga_control_unit|b'
+ Info: Total cell delay = 0.560 ns ( 26.19 % )
+ Info: Total interconnect delay = 1.578 ns ( 73.81 % )
+ Info: Shortest clock path from clock "vpll:inst1|altpll:altpll_component|_clk0" to source register is 2.138 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 63; CLK Node = 'vpll:inst1|altpll:altpll_component|_clk0'
+ Info: 2: + IC(1.578 ns) + CELL(0.560 ns) = 2.138 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'vga:inst|vga_driver:vga_driver_unit|column_counter_sig_9'
+ Info: Total cell delay = 0.560 ns ( 26.19 % )
+ Info: Total interconnect delay = 1.578 ns ( 73.81 % )
+ Info: Longest clock path from clock "vpll:inst1|altpll:altpll_component|_clk0" to source register is 2.138 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = PLL_1; Fanout = 63; CLK Node = 'vpll:inst1|altpll:altpll_component|_clk0'
+ Info: 2: + IC(1.578 ns) + CELL(0.560 ns) = 2.138 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'vga:inst|vga_driver:vga_driver_unit|column_counter_sig_9'
+ Info: Total cell delay = 0.560 ns ( 26.19 % )
+ Info: Total interconnect delay = 1.578 ns ( 73.81 % )
+ Info: Micro clock to output delay of source is 0.176 ns
+ Info: Micro setup delay of destination is 0.010 ns
+ Info: - Longest register to register delay is 6.660 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = Unassigned; Fanout = 4; REG Node = 'vga:inst|vga_driver:vga_driver_unit|column_counter_sig_9'
+ Info: 2: + IC(2.108 ns) + CELL(0.459 ns) = 2.567 ns; Loc. = Unassigned; Fanout = 3; COMB Node = 'vga:inst|vga_control:vga_control_unit|r_next_i_o7'
+ Info: 3: + IC(2.405 ns) + CELL(0.087 ns) = 5.059 ns; Loc. = Unassigned; Fanout = 1; COMB Node = 'vga:inst|vga_control:vga_control_unit|N_6_i_0_g0_0'
+ Info: 4: + IC(1.366 ns) + CELL(0.235 ns) = 6.660 ns; Loc. = Unassigned; Fanout = 3; REG Node = 'vga:inst|vga_control:vga_control_unit|b'
+ Info: Total cell delay = 0.781 ns ( 11.73 % )
+ Info: Total interconnect delay = 5.879 ns ( 88.27 % )
+Info: Estimated most critical path is register to register delay of 6.660 ns
+ Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X78_Y33; Fanout = 4; REG Node = 'vga:inst|vga_driver:vga_driver_unit|column_counter_sig_9'
+ Info: 2: + IC(2.108 ns) + CELL(0.459 ns) = 2.567 ns; Loc. = LAB_X56_Y45; Fanout = 3; COMB Node = 'vga:inst|vga_control:vga_control_unit|r_next_i_o7'
+ Info: 3: + IC(2.405 ns) + CELL(0.087 ns) = 5.059 ns; Loc. = LAB_X76_Y33; Fanout = 1; COMB Node = 'vga:inst|vga_control:vga_control_unit|N_6_i_0_g0_0'
+ Info: 4: + IC(1.366 ns) + CELL(0.235 ns) = 6.660 ns; Loc. = LAB_X78_Y32; Fanout = 3; REG Node = 'vga:inst|vga_control:vga_control_unit|b'
+ Info: Total cell delay = 0.781 ns ( 11.73 % )
+ Info: Total interconnect delay = 5.879 ns ( 88.27 % )
+Info: Fitter routing operations beginning
+Info: Average interconnect usage is 0% of the available device resources
+ Info: Peak interconnect usage is 1% of the available device resources in the region that extends from location X34_Y24 to location X44_Y35
+Info: Fitter routing operations ending: elapsed time is 00:00:01
+Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
+ Info: Optimizations that may affect the design's routability were skipped
+ Info: Optimizations that may affect the design's timing were skipped
+Info: Completed Fixed Delay Chain Operation
+Info: Started post-fitting delay annotation
+Info: Delay annotation completed successfully
+Info: Completed Auto Delay Chain Operation
+Warning: Following 6 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
+ Info: Pin seven_seg_pin[13] has GND driving its datain port
+ Info: Pin seven_seg_pin[6] has GND driving its datain port
+ Info: Pin seven_seg_pin[5] has GND driving its datain port
+ Info: Pin seven_seg_pin[4] has GND driving its datain port
+ Info: Pin seven_seg_pin[3] has GND driving its datain port
+ Info: Pin seven_seg_pin[0] has GND driving its datain port
+Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
+Info: Generated suppressed messages file /homes/burban/didelu/dide_16/bsp3/Designflow/ppr/download/vga_pll.fit.smsg
+Info: Quartus II Fitter was successful. 0 errors, 4 warnings
+ Info: Peak virtual memory: 320 megabytes
+ Info: Processing ended: Thu Oct 29 17:13:03 2009
+ Info: Elapsed time: 00:00:28
+ Info: Total CPU time (on all processors): 00:00:28
+
+
++----------------------------+
+; Fitter Suppressed Messages ;
++----------------------------+
+The suppressed messages can be found in /homes/burban/didelu/dide_16/bsp3/Designflow/ppr/download/vga_pll.fit.smsg.
+
+
projects / dide_16.git / blobdiff