\section{MCS-51}
-Die MCS-51 Architektur wurde von Intel um 1980 entwickelt und wird, in \"ahnlicher Form, noch heute eingesetzt. Einer der bekanntesten Vertretter der Architektur ist der Intel 8051 Microkontroller. Heutzutage werden von verschiedensten Firmen Prozessoren angeboten, die ein ISA besitzen, welches mit dem MCS-51 kompatibel ist, jedoch ein schnelleres Instruktiontiminig bieten. Als Beispiel ist das CPI-51 von Silicon Laboratories zu nennen.
+Die MCS-51 Architektur wurde von Intel um 1980 entwickelt und wird, in \"ahnlicher Form, noch heute eingesetzt. Einer der bekanntesten Vertreter der Architektur ist der Intel 8051 Microkontroller. Heutzutage werden von verschiedensten Firmen Prozessoren angeboten, die ein ISA besitzen, welches mit dem MCS-51 kompatibel ist, jedoch ein schnelleres Instruktiontiminig bieten. Als Beispiel ist das CPI-51 von Silicon Laboratories zu nennen.
-Obwohl die MCS-51 eine 8-Bit Architektur ist, z\"ahlt sie zu den CISC Architektur \footnote{Wenn man RISC als Load-Store-Architektur definiert}, stellt eine Harvard-Architekur dar und ist eine Accumulator Maschine.
+Die MCS-51 ist eine Akkumulator Maschine, das ein 8-Bit Instruktionset besitzt, eine CISC Architektur hat und eine Harvard-Speicherarchitektur bietet.
\subsection{Einsatzgebiet}
-Trotz des Alters von MCS-51 werden kompatible Prozessoren noch immer verbaut. Durch die hohe Vielfalt an Endprodukten k\"onnen sie in vielen Gebieten eingesetzt werden, z.B. wenn ein geringer Stromverbrauch ben\"otigt wird und 8-Bit ausreichend sind. Der von Intel im ``MCS\copyright 51 Microcontroller Family User's Manual (1994)'' angegebene Einsatzzweck sind regelungstechnische Anwendungen.
+Trotz des Alters des MCS-51 werden kompatible Prozessoren noch immer verbaut. Durch die hohe Vielfalt an konkreten Prozessoren k\"onnen sie in vielen Gebieten eingesetzt werden, z.B. wenn ein geringer Stromverbrauch ben\"otigt wird und 8-Bit ausreichend sind. Der von Intel im ``MCS\copyright 51 Microcontroller Family User's Manual (1994)'' angegebene Einsatzzweck sind regelungstechnische Anwendungen.
\subsection{Conditional Jumps}
Conditional Jumps sind als Instruktionen vorhanden, jedoch in limitierten Umfang. Es sind nur (not) zero auf Bytes, Carry set auf das Statusbyte und Bit (not) set auf einige ausgew\"ahlte Bytes im RAM m\"oglich. Alle anderen Sprungtypen m\"ussen auf die vorhandenen Zur\"uckgef\"uhrt werden.
-Latenzen werden in Hardware behandelt und sind nicht auf dem ISA Level sichtbar. Es ist jedoch anzumerken das in der MCS-51 Architektur eine Unterscheidung zwischen Clocktakt und Maschinenzyklen zu machen ist. Eine Instruktion ben\"otigt f\"ur ihre Ausf\"uhrung mindestens einen Maschinenzyklus. Ein Maschinenzyklus wird in vier Teilbereiche unterteilt die denen einer \"ublichen Pipeline entsprechen und je 3 Clocktakte ben\"otigen. Dadurch entspricht eine Maschinenzyklus 12 Clocktakten.
-Diese Unterscheidung muss bei modernen Designs, wie dem CPI-51, nicht mehr gemacht werden. Diese besitzen schon eine vollst\"andige Pipeline wodurch gilt das ein Maschinenzyklus einem Clocktakt entspricht.
+Latenzen werden in Hardware behandelt und sind nicht auf dem ISA Level sichtbar. Es ist jedoch anzumerken das in der MCS-51 Architektur eine Unterscheidung zwischen Clocktakt und Maschinenzyklen zu machen ist. Eine Instruktion ben\"otigt f\"ur ihre Ausf\"uhrung mindestens einen Maschinenzyklus. Ein Maschinenzyklus wird in sechs Teilbereiche unterteilt, die \"ublichen Pipelinestages \"ahnlich sind, und je 6 Clocktakte ben\"otigen. Dadurch entspricht eine Maschinenzyklus 12 Clocktakten.
+Diese Unterscheidung muss bei modernen Designs, wie dem CPI-51, nicht mehr gemacht werden. Diese besitzen schon eine vollst\"andige Pipeline wodurch ein Maschinenzyklus einem Clocktakt entspricht.
\subsection{Ziele}
Als Ziel der Architektur ist das angegebene Einsatzgebiet (Regelungstechnik) zu sehen. Intel hebt dabei besonders die guten boolschen Operationen hervor, die auf Bitebene arbeiten k\"onnen.
\begin{itemize}
\item Teilweise Anwendung von boolschen Operatoren auf einzelne Bits
\item In der ISR-Vector Tabelle sind 8 Bytes f\"ur jeden Interrupt vorhanden, wodurch kleine ISR's direkt in dieser platziert werden k\"onnen.
- \item Es gibt 4 Registerbanken zu je 8 Registern die \"ueber das PSW \footnote{Program Status Word} ausgew\"ahlt werden k\"onnen.
+ \item Es gibt 4 Registerbanken zu je 8 Registern die \"uber das PSW \footnote{Program Status Word} ausgew\"ahlt werden k\"onnen.
\item Eine Division liefert Quotient und Rest.
- \item Die DJNZ-Operation \footnote{decrement jump not zero} ist bei Schleifen gut einsetzbar.
+ \item Die DJNZ-Operation \footnote{decrement jump not zero} ist bei Schleifen mit einem 8-Bit Counter gut einsetzbar.
\end{itemize}
Als etwas gew\"ohnungsbed\"urftig kann man folgende Features bezeichnen:
\item Es werden die Calling Conventions von SDCC verwendet
\end{itemize}
-Das Timing wurde f\"ur die Original MCS-51 Architektur ermittelt.
\lstinputlisting[caption=MCS-51 Code]{8051.s}
+Das Timing wurde f\"ur die Original MCS-51 Architektur ermittelt.
Es werden pro Schleifeniteration 21 Instruktionen ausgef\"uhrt. Dadurch ergibt sich eine Ausf\"uhrungszeit von 30$\mu$s (bei einer Clock von 12MHz) was 30 Maschinenzyklen beziehungsweise 360 Clocktakte entspricht. Die Codesize der Schleife ist 32 Bytes.
-Wenn man von 8-Bit Daten ausgehen w\"urde, h\"atte eine Schleifeniteration 5 Instruktionen, eine Ausf\"uhrungszeit von 8$\mu$s und eine Codesize von 6 Bytes. Es ist also sehr sch\"on zu sehen das Operationen mit 16-Bit Daten sehr teuer sind im vergleich zu 8-Bit Daten.
+Wenn man von 8-Bit Daten ausgehen w\"urde, h\"atte eine Schleifeniteration 5 Instruktionen, eine Ausf\"uhrungszeit von 8$\mu$s und eine Codesize von 6 Bytes. Es ist also sehr sch\"on zu sehen das Operationen mit 16-Bit Daten sehr teuer sind im Vergleich zu 8-Bit Daten.
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